销信息
引脚说明
2.2.3
表5：
DDR SDRAM接口引脚分配
DDR SDRAM接口引脚分配
I / O
P中泰P·E
P流ê ř
轨
VDD_M
描述
引脚名称
M_CLKOUT [2 ：0]的
M_CLKOUTn [2 ：0]的
O
SSTL
三对DRAM的差分时钟。
当不使用的所有时钟对使用下列捆扎之一
配置和注册设置的未使用配对/ S：
•将未使用的对未连接。此外，对于
未使用的一对，设定<Clk1Drv>位[12]或<Clk2Drv>位[ 13]〜 1
（驱动正常） ，在DDR控制器控制（低） （偏移：
0x1404).
•将未使用的对拉了下来。此外，对于
未使用的一对，设定<Clk1Drv>位[12]或<Clk2Drv>位[ 13]〜 0
（高阻） 。
注意：
M_CLKOUT [ 0]和M_CLKOUTn [ 0 ]不能被禁用
并且总是被驱动。
M_CKE [3 ：0]的
O
SSTL
VDD_M
由MV78100设备高，令DRAM时钟驱动。
设置在自刷新模式的DRAM时被驱动为低电平。
注意事项：
•所有4 CKE引脚被驱动起来（没有单独的自刷新
按每个DRAM银行） 。
•当不使用时可以悬空。
SDRAM行地址选择
置，以指示驱动的有源ROW地址
SDRAM的地址线。
SDRAM列地址选择
置，以指示驱动的有源列地址
SDRAM的地址线。
SDRAM写使能
认定，以表明一个写命令到SDRAM 。
SDRAM地址
期间RASN和CASN循环驱动以产生，连同
该行地址位的SDRAM的地址。
M_RASn和M_CASn期间推动了MV78100设备
周期来选择八个DRAM虚拟的银行之一。
注意：
如果SDRAM的设备不支持BA [ 2 ]引脚，将
在M_BA [2]悬空。
SDRAM芯片选择
断言选择一个特定的SDRAM的银行。
注意：
当不使用时可以悬空。
SDRAM数据总线
写入SDRAM时驱动。
推动了SDRAM中读取。
注意：
当被配置为32位模式时， M_DQ [ 63:32 ]可留
悬空。
M_RASn
O
SSTL
VDD_M
M_CASn
O
SSTL
VDD_M
M_WEn
O
SSTL
VDD_M
M_A [14： 0]
O
SSTL
VDD_M
M_BA [2 ：0]的
O
SSTL
VDD_M
M_CSn [3 ：0]的
O
SSTL
VDD_M
M_DQ [63 ：0]的
T / S
I / O
SSTL
VDD_M
©2008 Marvell公司
2008年，初步12月6日，
文档分类：专有信息
MV- S104552 - U0 Rev. D的
第23页
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