电气规格
9.6.6
9.6.6.1
DDR2 SDRAM接口的AC时序
DDR2 SDRAM 400 MHz接口AC时序表
400兆赫@ 1.8V
描述
SYM BOL
FCK
tDOVB
tDOVA
tDIPW
tDQSH
tDQSL
TDSS
tDSH
tDQSS
tWPRE
tWPST
总胆固醇
TCL
TDSI
tDHI
tIPW
0.38
0.38
0.35
0.35
0.35
0.34
0.34
-0.11
0.35
0.41
0.48
0.48
-0.40
0.60
0.67
表36 ： DDR2 SDRAM 400 MHz接口AC时序表
民
400.0
-
-
-
-
-
-
-
0.11
-
-
0.52
0.52
-
-
-
最大
单位
兆赫
ns
ns
TCK （ AVG）
TCK （ AVG）
TCK （ AVG）
TCK （ AVG）
TCK （ AVG）
TCK （ AVG）
TCK （ AVG）
TCK （ AVG）
TCK （ AVG）
TCK （ AVG）
ns
ns
TCK （ AVG）
笔记
-
-
-
-
-
-
1
1
-
-
-
1, 2, 3
1, 2, 4
-
-
-
时钟频率
DQ和DM有效输出时间DQS转换前
DQS过渡期后DQ和DM的有效输出时间
DQ和DM输出脉冲瓦特IDþ
DQS输出高电平脉冲瓦特IDþ
DQS输出低电平脉冲瓦特IDþ
DQS下降沿到CLK- CLKN上升沿
DQS从CLK - CLKN上升沿下降沿
CLK- CLKN上升沿到输出的DQS的上升沿
DQS瓦特仪式序言
DQS瓦特仪式后同步
CLK- CLKN高层瓦特IDþ
CLK- CLKN低-level瓦特IDþ
DQ相对于DQS过渡输入建立时间
DQ输入保持相对于DQS的过渡时间
地址和控制输出脉冲瓦特IDþ
注意事项：
一般性意见：所有时序值瓦特ERE测量从VREF到VREF ，除非指定otherw伊势。
一般性意见：所有输入时序值，假设为1 V / ns最小转换速率（压摆率从Vref的+/- 125 mV的测量） 。
一般性意见：所有时序参数W i个DQS信号的DQS - DQSn交叉点确定。
一般性意见：对于地址和控制输出时序参数，请参考地址计时表。
一般评论： TCK = 1 / FCK 。
一般性意见：对于所有的信号，负载是CL = 14 pF的。
1.本时序值在CLK / CLKN交叉点确定。
2.参考DDR2 SDRAM时钟规格表以了解更多信息。
3.总胆固醇（平均）被定义为平均高电平脉冲瓦特IDþ ，如在任何连续的200高的脉冲来计算。
4. TCL （平均）被定义为平均低脉冲瓦特IDþ ，如在任何连续200低电平脉冲来计算。
©2008 Marvell公司
2008年，初步12月6日，
文档分类：专有信息
MV- S104552 - U0 Rev. D的
第81页
MARVELL [ MARVELL TECHNOLOGY GROUP LTD. ]
