MV78100
硬件规格
表37 : DDR2 SDRAM 400 MHz的接口地址和控制时序表
400兆赫@ 1.8V
描述
地址和控制无效的输出时间之前CLK- CLKN上升沿
地址后CLK- CLKN上升沿控制无效的输出时间
地址和控制的有效输出时间之前CLK- CLKN上升沿
地址后CLK- CLKN上升沿有效控制输出时间
地址和控制的有效输出时间之前CLK- CLKN上升沿
地址后CLK- CLKN上升沿有效控制输出时间
SYM BOL
tAOIB
tAOIA
tAOVB
tAOVA
tAOVB
tAOVA
民
-
-
0.95
0.95
1.50
0.45
最大
0.20
0.40
-
-
-
-
单位
ns
ns
ns
ns
ns
ns
笔记
1, 3
1, 3
1, 2
1, 2
1, 4
1, 4
注意事项:
一般性意见:所有时序值瓦特ERE测量从VREF到VREF ,除非指定otherw伊势。
一般性意见:对于所有的信号,负载是CL = 14 pF的。
1.本时序值在CLK / CLKN交叉点确定。
2.该定时值被定义瓦特母鸡地址和控制信号都在CLK - CLKN下降沿输出。
欲了解更多信息,请参见寄存器的设置。
3.该定时值被定义瓦特母鸡地址和控制信号都在CLK - CLKN上升沿输出
( 1T和2T的配置) 。欲了解更多信息,请参见寄存器的设置。
4.该定时值被定义瓦特母鸡地址和控制信号输出四分之一周期后的CLK - CLKN上升沿。
MV- S104552 - U0 Rev. D的
第82页
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©2008 Marvell公司
2008年,初步12月6日,