93LC46/56/66
2.0
2.1
引脚说明
片选（ CS ）
2.3
数据输入（ DI）的
数据输入（ DI ）用于时钟起始位，操作码，
地址和数据同步的CLK输入。
高水平的选择装置。低电平释放的
设备，并将其部队进入待机模式。然而，一个亲
编程周期中已启动和/或在
进度将完成，无论CS输入
信号。如果CS在一个程序循环带来的低，
设备将尽快进入待机模式为亲
编程周期结束。
CS必须为低电平250 ns最小（T
CSL
）之间
连续的指令。当CS为低时，内部CON-
控制逻辑处于复位状态保持。
2.4
数据输出（ DO ）
数据输出（DO ）是用于在读模式，以输出数据
同步的CLK输入（T
PD
该位置后，
CLK的边缘略去） 。
该引脚还提供READY / BUSY状态信息
在擦除和写入周期。 READY / BUSY台站
土族信息可在DO引脚，当CS为
是低最低的片选后所带来的高
低的时间（T
CSL
）和擦除或写入操作有
已经启动。
状态信号不可用的呢，如果CS保持
低或者在整个写或擦除周期高点。在
其他所有个案都处于高阻态。如果状态
擦除/写周期后检查，上拉
电阻上的DO需要读取READY信号。
2.2
串行时钟（CLK ）
串行时钟（CLK） ，用于同步的COM
一个主设备和93LCXX之间的通信。
操作码，地址和数据位的移入
CLK的上升沿。数据位也同步输出
在CLK的上升沿。
CLK可以在任何位置中的发送停止
序列（高或低电平） ，并且可以持续
随时随地相对于时钟高电平时间（T
长实
）和
时钟低电平时间（T
CKL
） 。这使得控制主
自由地准备操作码，地址和数据。
CLK是一个“不关心” ，如果CS为低电平（释放器件） 。
如果CS为高，但启动条件一直没有
检测到的，可以接收任意数量的时钟周期
通过在不改变其状态的设备（如等待
为启动条件） 。
的过程中，不需要考虑CLK周期自定时
WRITE （即，自动擦/写）周期。
在检测到启动条件，在特定网络版num-
时钟周期的误码率（分别为从低到高的转换
CLK的）必须被提供。这些时钟周期是
在所有需要的操作码，地址需要的时钟，
和数据位的指令执行前
保健输入等待新的启动条件是
检测到。
注意：
CS必须变为低电平之间的连续
指令。
2.5
组织（ ORG ）
当ORG被连接到V
SS
中， （ X8 ）的内存组织
化选择。当ORG接VCC或
FL oated的（ X16 ）内存组织被选中。
ORG只能FL oated为1 MHz的时钟速度或
少的（ X16 ）内存组织。时钟
速度大于1 MHz时， ORG必须连接到VCC
或V
SS
.
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1997 Microchip的技术公司
DS11168L第3页
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