初步
128MB ： X4，X8 ， X16
DDR SDRAM
保留国家不应该使用，因为未知
操作或不符合将来的版本可能
结果。
当发出一个读或写命令，
列的块等于脉冲串长度是有效
选择。所有的访问在此的突发起飞的地方
块，这意味着脉冲串将内包
如果边界达到阻止。该区块是唯一
用A1 -艾选当突发长度被设定为2 ，由
当突发长度设置为4和由A3-艾A2-艾
当突发长度设置为8 （其中A是
最显著列地址位为给定的CON-
成形） 。剩余的（至少显著）地址
位（或多个） （是），用于在选择的起始位置
块。编程的突发长度适用于
读取和写入突发。
突发类型
访问在给定的脉冲串可被编程
是无论是连续或交错;这被称为
作为突发类型，并通过M3位被选中。
存取的脉冲串内的顺序是阻止 -
由突发长度，突发类型和开采
起始列地址，如表1所示。
BA1 BA0 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
地址总线
表1
突发定义
BURST
长
起始列
地址
A0
0
1
A1 A0
0
0
0
1
1
0
1
1
A2 A1 A0
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
访问顺序的内爆
类型=顺序
类型=交错
0-1
1-0
0-1-2-3
1-2-3-0
2-3-0-1
3-0-1-2
0-1-2-3-4-5-6-7
1-2-3-4-5-6-7-0
2-3-4-5-6-7-0-1
3-4-5-6-7-0-1-2
4-5-6-7-0-1-2-3
5-6-7-0-1-2-3-4
6-7-0-1-2-3-4-5
7-0-1-2-3-4-5-6
0-1
1-0
0-1-2-3
1-0-3-2
2-3-0-1
3-2-1-0
0-1-2-3-4-5-6-7
1-0-3-2-5-4-7-6
2-3-0-1-6-7-4-5
3-2-1-0-7-6-5-4
4-5-6-7-0-1-2-3
5-4-7-6-1-0-3-2
6-7-4-5-2-3-0-1
7-6-5-4-3-2-1-0
13 12 11 10 9 8 7 6 5 4 3 2 1 0
操作模式CAS延时BT突发长度
0* 0*
模式寄存器（ MX）
* M13和M12 （ BA0和BA1 ）
必须是“ 0，0 ”，选择
基地模式寄存器（主场迎战
扩展模式寄存器） 。
突发长度
M2 M1 M0
0
0
0
0
1
1
1
1
0 0
0 1
1 0
1 1
0 0
0 1
1 0
1 1
M3 = 0
版权所有
2
4
8
版权所有
版权所有
版权所有
版权所有
M3 = 1
版权所有
2
4
8
版权所有
版权所有
版权所有
版权所有
2
4
M3
0
1
突发类型
顺序
交错
8
M6 M5 M4
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
CAS延迟
版权所有
版权所有
2
版权所有
版权所有
版权所有
2.5
版权所有
M11 M10 M9 M8 M6 M7 -M0工作模式
0
0
-
0
0
-
0
0
-
0
1
-
0
0
-
有效
有效
-
正常工作
正常运行/复位DLL
所有其他国家保留
注意：
1.对于两个突发长度， A1-艾选择两
数据元素的块; A0选择第一访问
内的块。
2.四的突发长度， A2-艾选择四
数据元素的块; A0 -A1选择第一个访问
内的块。
3.八的突发长度， A3艾选择八
数据元素的块; A0 -A2选择第一个访问
内的块。
4.每当到达该块的边界
上面给定的序列中，下面的
块内的访问封装。
图1
模式寄存器定义
128MB ： X4，X8 ， X16 DDR SDRAM
128Mx4x8x16DDR_C.p65 - 版本C ;酒馆。 4/01
10
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