1GB ： X4，X8 ， X16 DDR2 SDRAM
预充电掉电时钟频率变化
预充电掉电时钟频率变化
当DDR2 SDRAM是在预充电掉电模式， ODT必须关闭
和CKE必须处于逻辑低电平。至少有两个差分时钟周期必须
通过后， CKE变低之前的时钟频率可以改变。该器件的输入时钟
频率被允许只在最小和最大操作改变frequen-
对于特定的速度等级规定的资本投资者入境计划。在输入时钟频率的变化， ODT
和CKE必须在稳定的低水平举行。当输入时钟频率改变时，
新的稳定的时钟必须被提供到设备之前预充电掉电可能
退出和DLL必须通过MR预充电掉电后退出复位。根据
新的时钟频率，则可能需要额外的LM命令调整CL来说，
WR，铝，等等。这取决于新的时钟频率，额外的LM的COM
命令可能需要适当地设置WR MR9 ， MR10 ， MR11 。在
200次DLL重新锁定期间， ODT必须保持关闭状态。后在DLL锁定时间，该
DRAM是准备一个新的时钟频率进行操作。
图78 ：输入时钟频率变化在预充电掉电模式
上一页时钟频率
CK ＃
CK
T0
总胆固醇
TCK
2个TCK （ MIN ） 1
tCKE （MIN） 3
CKE
命令
Valid4
NOP
NOP
TCL
T1
T2
T3
Ta0
总胆固醇
TCK
1个TCK （ MIN ） 2
TCL
Ta1
新的时钟频率
Ta2
Ta3
Ta4
Tb0
tCKE （MIN） 3
NOP
LM
NOP
有效
地址
ODT
DQS ， DQS ＃
DQ
DM
有效
TXP
复位DLL
有效
高-Z
高-Z
进入预充电
掉电模式
频率
变化
退出预充电
掉电模式
200× TCK
表示在休息
时间尺度
不在乎
注意事项：
1，最小为2 ×
t
进入预充电掉电之前升级变更后的CK是必需
将时钟频率。
2.当新的时钟频率已经改变，并且是稳定的，至少为1×
t
CK是重
quired前退出预充电断电。
PDF ： 09005aef821ae8bf
1GbDDR2.pdf - 牧师牛逼02/10 EN
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