1梅格×16
FPM DRAM
一般说明（续）
最后CAS ＃过渡回HIGH 。使用仅一个
这两个结果中的一个字节访问周期。 CASL ＃
转换低电平选择一个访问周期为低
字节（ DQ0 - DQ7 ）和现金＃转换LOW SE-
脉冲编码的存取周期的高字节（ DQ8 - DQ15 ） 。
每个比特通过20 AD-唯一寻址
在读或写周期打扮位。这些都是
进入10位（ A0 - A9）的时间。 RAS＃用来锁存
前十位， CAS ＃后10位。在CAS ＃
函数由第一CAS＃ （ CASL ＃决定或
现金＃ ）转换到LOW和最后一个过渡
回HIGH 。在CAS ＃功能还确定
该循环是否将是一个刷新周期（RAS ＃ - 只）
或主动循环（读，写，或读写）一次
RAS ＃变低。
在CASL ＃和＃现金投入在内部产生
CAS ＃信号，其功能等同于一个单一的CAS ＃
输入其他的DRAM 。在关键的区别是，每个
CAS ＃输入（ CASL ＃和现金＃ ）控制其corre-
应的DQ三态逻辑（与OE ＃一起
和WE ＃ ） 。 CASL ＃控制DQ0 - DQ7和现金＃ CON-
trols DQ8 - DQ15 。这两个CAS ＃对照产生了
1梅格×16 DRAM字节写周期的能力。
在WE ＃使然逻辑高电平阅读模式，而
逻辑低电平WE＃使然写模式。在写
周期，数据（D）中由WE的下降沿锁存＃
或CAS ，以先到为准最后。以WE＃ LOW会
启动写周期，选择DQ0 - DQ15 。如果我们＃
变低之前CAS ＃变低，输出引脚（S ）
保持开放（高阻） ，直到下一个CAS ＃循环。如果我们＃
变低后CAS＃变低，数据到达
输出管脚，数据输出（Q ）被激活，并保留
只要CAS ＃和OE ＃保持低电平选中的单元格数据
（对WE＃或RAS ＃不管） 。这晚WE＃脉冲重
sults在读写周期。
16个数据输入和16个输出数据路由
通过16引脚使用通用I / O 。引脚方向
通过OE ＃和WE ＃控制。
功能框图
WE＃
CASL ＃
CASH ＃
DQ0
16
第2时钟
发电机
数据输出
卜FF器
10
CAS ＃
数据输入缓冲
DQ15
10
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
10
柱分离
地址
卜FF器
刷新
调节器
COLUMN
解码器
16
1,024
OE ＃
16
感测放大器
I / O选通
刷新
计数器
10
ROW
解码器
1,024 x 16
行向
地址
缓冲器（ 10 ）
10
1,024
1,024 x 1,024 x 16
内存
ARRAY
RAS ＃
第1时钟
发电机
V
DD
V
SS
1梅格×16 FPM DRAM
D51_5V_B.p65 - 版本B ;酒吧3/01
2
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