PI6CU877
PLL时钟驱动程序
1.8V DDR2内存
接脚分布表
引脚名称
AGND
AV
DD
CK
CK
FB
IN
FB
IN
FB
OUT
FB
OUT
OE
OS
GND
V
DDQ
Y[0:9]
Y[0:9]
NB
特征
地
1.8V标称
差分输入
差分输入
差分输入
差分输入
Differenital输出
迪FF erential输出
LVCMOS输入
LVCMOS输入
地
1.8V标称
差分输出
差分输出
模拟地
模拟电源
时钟输入使用（ 10K - 100KΩ ）下拉电阻
互补的时钟输入使用（ 10K - 100KΩ ）下拉电阻
互补反馈时钟输入
反馈时钟输入
互补反馈时钟输出
反馈时钟输出
输出使能（异步）。
输出选择（连接到GND或V
DDQ
)
地
逻辑和输出功率
时钟输出
互补的时钟输出
无球（ VFBGA只）
Desctription
功能表
输入
AV
DD
GND
GND
GND
GND
1.8V （标称值）
1.8V （标称值）
1.8V （标称值）
1.8V （标称值）
1.8V （标称值）
1.8V （标称值）
OE
H
H
L
L
L
L
H
H
X
X
OS
X
X
H
L
H
L
X
X
X
X
CK
L
H
L
H
L
H
L
H
L
H
CK
H
L
H
L
H
L
H
L
L
H
Y
L
H
L（ Z）的
(1)
L（ Z）的
(1)
,
Y7活动
L（ Z）的
(1)
L（ Z）的
(1)
,
Y7活动
L
H
L（ Z）的
(1)
Y
H
L
L（ Z）的
(1)
L（ Z）的
(1)
,
Y7活动
L（ Z）的
(1)
L（ Z）的
(1)
,
Y7活动
H
L
L（ Z）的
(1)
输出
FBOUT
L
H
L
H
L
H
L
H
L（ Z）的
(1)
版权所有
FBOUT
H
L
H
L
H
L
H
L
L（ Z）的
(1)
PLL状态
旁路/关
旁路/关
旁路/关
旁路/关
On
On
On
On
关闭
注意事项：
1.
L
(Z)
装置的输出被禁止到低状态的会议的余
ODL
在DC规格限制
3
PS8689B
08/05/04
PERICOM [ PERICOM SEMICONDUCTOR CORPORATION ]
