（初步）
PL611s-19
0.5KHZ - 55MHz的MHz到千赫的可编程时钟
TM
功能说明
PL611s - 19是一种高功能的，非常灵活的，先进的可编程的PLL设计的高性能，低
功耗，小尺寸应用。该PL611s -19接受1MHz的参考时钟输入到200MHz ，并且
能够产生两个输出高达125MHz的。这种灵活的设计允许PL611s -19提供任何PLL
产生的频率，女
REF
（参考CLK）的频率或F
REF
/（2 ×P）至CLK0和/或CLK1 。一些设计特点
该PL611s - 19的，提及如下：
PLL编程
中的PLL PL611s -19是完全可编程的。
PLL被配备有一个5比特的输入频率
除法器（R-计数器） ，和一个8位的VCO频率
反馈环路分频器（ M-计数器） 。的输出
PLL被转移到一个14位的交VCO分频器
（ P-计数器） 。输出频率由下式确定
下述通式[F
OUT
= F
REF
* M / （R ×P） ] 。
时钟输出（ CLK0 ）
CLK0的输出可以配置为PLL输出
(F
VCO
/（2 ×P） ） ，女
REF
（参考文献的Clk频率）输出，或
F
REF
/（2 ×P）的输出。该输出驱动电平可以是
编程为低驱动（ 4mA）时，标准的驱动器
（ 8毫安）或高驱动（ 16毫安） 。最大输出
频率为125MHz的。
时钟输出（ CLK1 ）
CLK1的输出可以被配置为：
F
REF
- 参考（参考CLK）频率
F
REF
/ 2
CLK0
CLK0 / 2
当使用OE功能CLK1将保持
“永远在线” ，绝不会当OE被禁用
拉低。当使用PDB功能CLK1会
一起被CLK0禁用。输出驱动电平
可以被编程为低驱动（ 4mA）时，标准
驱动器（ 8毫安）或高驱动（ 16毫安） 。最大
输出频率为125MHz的。
可编程I / O （ OE / PDB / FSEL ）
该PL611s - 19提供了一个可编程I / O引脚
其可以被配置为执行以下操作之一
功能：
输出使能（ OE ）
输出使能功能允许用户启用
并禁用CLK0时钟输出通过切换OE
引脚。 CLK1保持活动状态时， OE拉低。
OE引脚集成了一个60K的上拉电阻
赋予逻辑“1”的缺省状态。
在OE特征可以被编程以允许所述
输出浮动（Z嗨） ，或在“低有效”操作
模式。
掉电控制（ PDB ）
掉电（ PDB ）功能，允许用户把
在PL611s -19成“睡眠模式” 。当被激活
（逻辑“0” ） ， PDB “禁用PLL ，振荡
电路，计数器和所有其他有源电路。在
掉电模式下，IC功耗为<5一。
该PDB引脚集成了一个60K的上拉电阻
赋予逻辑“1”的缺省状态。
在PDB特征可以被编程以允许所述
输出浮动（Z嗨） ，或在“低有效”操作
模式。
频率选择（ FSEL ）
频率选择（ FSEL ）功能允许
PL611s - 19之间的两个预编程的转
输出允许设备“对飞”的频率
切换。该FSEL引脚集成了一个60K上拉
电阻器赋予逻辑“1”的缺省状态。
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转06年12月12日第3页
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