（初步）
PL611s-02
1.8V - 3.3V PicoPLL
TM
，世界上最小的可编程时钟
功能说明
PL611s -02是一种高功能的，非常灵活的，先进的可编程的PLL设计的高性能，低
功耗，小尺寸应用。该PL611s -02接收10MHz的基本输入晶振为50MHz或
1 MHz的参考时钟输入频率为200MHz ，并能产生两个输出高达200MHz的。这种灵活
设计允许PL611s -02提供任何产生的PLL频率（F）
REF
（晶体或参考CLK）的频率或
F
REF
/（2 ×P）至CLK0和/或CLK1 。有些PL611s -02的设计特点被提及如下：
PLL编程
中的PLL PL611s - 02是完全可编程的。
PLL被配备有一个8位的输入频率
除法器（R-计数器） ，以及一个11位的VCO频率
反馈环路分频器（ M-计数器） 。的输出
PLL被转移到一个5位的交VCO分频器（P-
计数器） 。输出频率由下式确定
下述通式[F
OUT
= F
REF
* M / （R ×P） ] 。
时钟输出（ CLK0 ）
CLK0是主时钟输出。 CLK0的输出
可配置为PLL输出（F
VCO
/(2*P)),
F
REF
（晶体或参考CLK）输出，或F
REF
/（2 ×P）的输出。
的输出驱动器级可以被编程为低
驱动器（ 4mA）时，标准的驱动器（ 8毫安）或高驱动
（ 16毫安） 。最大输出频率是
由电源电压决定的;在200MHz的
3.3V ， 166MHz的在2.5V和133MHz的在1.8V 。
时钟输出（ CLK1 ）
在CLK1功能允许PL611s -02有一个
附加的时钟输出编程为所述一个
以下几点：
F
REF
- 参考（晶体或参考CLK）频率
F
REF
/ 2
CLK0
CLK0 / 2
输出使能（ OE ）
输出使能功能允许用户启用
并且通过切换OE禁止时钟输出（S ）
引脚。 OE引脚集成了一个60K上拉
电阻器赋予逻辑“1”的缺省状态。
掉电控制（ PDB ）
掉电（ PDB ）功能，允许用户
把PL611s -02进入“睡眠模式” 。当
激活（逻辑“0” ） ， PDB “禁用PLL时，
振荡电路，计数器和所有其他活动
电路。在掉电模式下的功耗IC
<10一份力量。该PDB引脚集成了60K
上拉电阻提供逻辑“1”的默认状态。
频率选择（ FSEL ）
频率选择（ FSEL ）功能允许
PL611s -02之间的两个预编程的转
输出允许设备“对飞”的频率
切换。该FSEL引脚集成了一个60K上拉
电阻赋予逻辑“1”的缺省状态。
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转06年12月12日第3页
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