（初步）
1.8V - 3.3V PicoTreo
TM
， 3 -PLL ， 200MHz的，5个输出时钟IC
引脚配置
XIN / FIN
CLK2/OEM^/PDB^
VDD
CLK0
1
PL613-05
SOP-8L
^表示内部上拉
8
7
6
5
XOUT
VDD
CLK1
GND
GND
CLK4/CSEL^
CLK2/OEM^/PDB^
VDD
CLK3
1
2
3
4
5
PL613-05
10
9
8
7
6
XIN / FIN
XOUT
VDD
CLK1
CLK0
2
3
4
MSOP-10L
封装引脚配置
名字
GND
CLK4/CSEL
CLK2/OEM/PDB
VDD
CLK3
CLK0
CLK1
XOUT
XIN / FIN
封装引脚＃
MSOP -10L SOP- 8L
1
2
3
4, 8
5
6
7
9
10
5
-
2
3, 7
-
4
6
8
1
TYPE
P
B*
B*
P
O
B*
O
O
I
GND连接
- 可编程时钟（ CLK4 ）输出或
- 配置切换输入
- 可编程时钟（ CLK2 ）输出，或
- 输出使能法师（ OEM ）的所有时钟输出，或
- 掉电模式（ PDB ）输入
VDD连接
可编程时钟（ CLK3 ）输出
可编程时钟（ CLK0 ）输出
可编程时钟（ CLK1 ）输出
晶振输出引脚。使用FIN时不连接
晶体或参考时钟输入
描述
*注意：
所有双向缓冲器（ I / O的）具有内部60KΩ
上拉电阻
除了当PDB模式被使用。在
使用PDB配置， PDB引脚将有10MΩ上拉电阻。
关键编程参数
CLK [0： 4]
输出频率
CLK[0]
F
VCO2
/ P
CLK[1,2]
F
VCOX
/ （ P *（ 1,2,4,8 ） ）或F
REF
/ (P*(1,2,4,8))
CLK[3]
F
VCO2
/ （ P *（ 1,2,4,8 ） ）或F
REF
/ (P*(1,2,4,8))
CLK[4]
F
VCO3
/ P或F
REF
/ P
其中f
VCO
= F
REF
* M / R
M = 11位
R = 8位
P = 5位（奇数/偶数分频器）
输出驱动强度
每路输出都有
三个可选驱动器
优势选择
从。他们是：
低： 4毫安
标准： 8毫安（默认）
高： 16毫安
可编程输入/输出
最管脚多功能的I / O ，并且可以是
CON组fi gured如下：
OEM - （主OE控制所有输出）
CSEL - （设备配置切换）
PDB - （关机）
CLK [0： 4] - （输出）
成为HiZ或低电平有效禁用状态
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
www.phaselink.com
转07年7月2日第2页
PLL [ PHASELINK CORPORATION ]
