（初步）
PL680-37/38/39
38-640MHz低相位噪声XO
输出使能逻辑电平
产品编号
PL680-38 （ PECL ）
PL680-37 & 39 （ CMOS或LVDS ）
OE
0（默认）
1
0
1（默认）
状态
输出启用
三州
三州
输出启用
引脚说明
名字
VDDANA
XIN
XOUT
SEL2
OE_CTRL
DNC
GNDANA
LP
LM
GNDBUF
Q
VDDBUF
QBAR
GNDBUF
SEL1
SEL0
TSSOP
引脚数
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
采用3x3mm QFN
引脚数
11
12
13
14
15
16
1
2
3
4
5
6
7
8
9
10
TYPE
P
I
O
I
I
-
P
-
-
P
O
P
O
P
I
I
VDD为模拟电路。
描述
晶振输入引脚。 （见第3页上的晶体规格） 。
晶振输出引脚。 （见第3页上的晶体规格） 。
输出频率选择引脚。
输出使能控制引脚。 （请参见OE_CTRL逻辑电平
1).
不要连接
地面模拟电路。
调整电感器的连接。电感器推荐为
高Q尺寸小0402或0603贴片元件，而且必须是
放置LP和LM相邻引脚之间。将电感接近
到IC以尽量减少寄生效应并
维持电感Q.
接地连接输出缓冲电路。
PECL或LVDS输出。
VDD连接的输出缓冲电路。 VDDBUF应
从其他VDDS分别耦只要有可能。
互补PECL ， LVDS输出;或单端CMOS
输出。
接地连接输出缓冲电路。
输出频率选择引脚。
输出频率选择引脚。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
www.phaselink.com
转05年11月28日第2页
PLL [ PHASELINK CORPORATION ]
