PLL701-10
低EMI扩频乘法器IC（裸片或封装）
功能说明
可选择的扩频和调制速率
该PLL701-10提供可选择的乘数因子（ 1倍至8倍） ，可选的扩频调制，以及
可选择的调制速率。选择是通过连接特定的输入端与逻辑“0 ”或“ 1 ”进行。 6针
（ SC0 ），7（ SC1 ），8（ SC2）和12 （SC3 ）被用作输入来选择扩展频谱调制，如图上
扩频选择表（第2页） 。引脚3 （M2 ），4（ M 1 ），5（ M 0 ）作为输入来选择输出
频率（第1页）所示的输出时钟选择表。引脚11为输出使能引脚，即三态所有
输出低电平时（逻辑“0 ”）。
为了减少在芯片上的管脚数，该PLL701-10使用销2和14 （ XOUT / SD0和REF / SD1 ），为
一个双向引脚。该引脚用作调制速率选择输入（ SD0和SD1 ）上电时（见
第1页），并作为XOUT晶体连接的调制率表（引脚2）和REF输出信号（引脚14） ，一旦
作为输入被锁定。
连接选择引脚为逻辑“ 1 ”
所有选择引脚有一个内部上拉电阻（用于为30kΩ引脚3 ， 4 ， 5 ， 6 ， 7 ， 8 ， 11 ， 12 ， 14和120kΩ引脚2 ） 。
这种内部上拉电阻会在没有电阻的输入值拉为逻辑“ 1 ” （拉）在默认情况下，即
负载连接在引脚和GND之间。因此无需外部上拉电阻需要连接
逻辑“1”上电时。
连接选择引脚为逻辑“零”
对于一个输入引脚，即所有输入引脚，除了XOUT / SD0 （ 2脚）和REF / SD1 （引脚14 ） ，销只需要将
接地拉输入下降到逻辑“0 ” 。连接所述双向引脚（ SD0和SD1 ）到逻辑
“零”，将但是所需要的引脚和GND这必须之间使用外部负载电阻的
足够小（相对于内部的上拉电阻），从而使管脚的电压被下拉至低于0.8V （逻辑
“零” ） 。为了避免负载效应，当引脚用作输出时，外部的下拉电阻的值
然而，应该保持尽可能大。在一般情况下，它是推荐使用的周围的外部电阻
RUP / 4 （例如： 27kΩ的2脚和4.7kΩ上的引脚14 ，见应用图） 。
应用图用于输出和调制选择
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
XIN
EN
双向引脚
时钟负载
SD0或
SC0~SC2
LATCH
R
up
/4
跨接器
选项
注意：
RUP = 120kΩ的SD0 （ 2脚） ;和RUP =为为30kΩ SD1 （引脚14 ） 。 R在从1到0 ，而RB开始从0到1 。
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转04年9月20日第4页
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