互联网数据表
HYB18H256321BF
256兆GDDR3
2.1
球的定义和说明
表2
球说明
球
CLK ， CLK
TYPE
输入
详细功能
时钟：
CLK和CLK是差分时钟输入。地址和命令输入锁存正
CLK的边缘。图形SDRAM输出（ RDQS ， DQS）被引用到CLK 。 CLK和CLK都没有
在内部终止。
时钟使能：
CKE高激活和CKE低停用内部时钟和输入缓冲器。以CKE
LOW提供掉电。如果所有银行都预充电，这种模式被称为预充电断电
和自刷新模式进入，如果发出自动刷新命令。如果至少有一个存储体是开放的，
主动掉电模式进入和无自刷新是允许的。所有的输入接收器，除了CLK ，
CLK和CKE是在断电禁用。在自刷新模式下，时钟接收器
禁用了。自刷新退出是通过设置CKE高异步执行。电力出口
倒没有自我刷新是通过设置CKE高， CLK的上升沿来完成。
CKE的值在上电锁存异步复位所确定的价值
的地址和命令的输入端接电阻器。
CKE是不允许的一个RD ， WR一个或窥探突发期间变为低电平。
片选：
CS使指令译码器时低，禁用它高的时候。当命令解码器
是除DTERDIS的残疾人，新指令将被忽略，但内部操作
继续。 CS是四个命令的球之一。
输入命令：
采样CLK ， CAS ， RAS的正面边缘，我们定义（连同CS ）的命令
被执行。
数据输入/输出：
的DQ信号形成的32位数据总线。读取时的球是输出和写入时
他们的投入。数据传送在RDQS的两边缘。
输入数据掩码：
在DM信号是用于将数据写入输入掩码信号。数据被屏蔽时DM采样为高电平
与写入数据。 DM进行采样WDQS的两边。 DM0是DQ<0 ： 7> ， DM1是
DQ<8 ： 15> ， DM2是DQ<16 ： 23>和DM3是DQ<24 ： 31> 。虽然DM球是仅输入，
其装载的设计相匹配的DQ和WDQS球。
读数据选通信号：
RDQSx是单向选通脉冲信号。在读RDQSx由图形传输
SDRAM和边沿对齐的数据。 RDQS有序言和后同步的要求。 RDQS0是
对于DQ<0 ： 7> ， RDQS1为DQ<8 ： 15> ， RDQS2为DQ<16 ： 23>和RDQS3为DQ<24 ： 31> 。
写数据选通信号：
WDQSx是单向选通脉冲信号。在写WDQSx是
通过与数据对准控制器和中心产生。 WDQS有序言和后同步
要求。 WDQS0是DQ<0 ： 7> ， WDQS1为DQ<8 ： 15> ， WDQS2为DQ<16 ： 23>和WDQS3
对于DQ<24 ： 31> 。
银行地址输入：
BA选择到银行内部的启动，读取，写入或预充电命令正在
应用。 BA也使用的模式寄存器组来区分和扩展
模式寄存器设置命令。
CKE
输入
CS
输入
RAS ， CAS ，
WE
DQ<0 ： 31>
输入
I / O
DM<0 ： 3>
输入
RDQS<0 ： 3>
产量
WDQS<0 ： 3>
输入
BA<0 ： 1>
输入
牧师0.80 ， 2007-09
09132007-07EM-7OYI
6
QIMONDA [ QIMONDA AG ]
