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HYB25DC128[800/160]C[E/F]
128 - Mbit的双数据速率SDRAM
1
1.1
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概观
特点
本章列出的产品系列HYB25DC128 [ 160分之800 ] C [ E / F]和订购信息的所有主要功能。
双倍数据速率的架构：每个时钟周期两个数据传输
双向数据选通（ DQS）进行传输和接收的数据，在接收机处捕获数据中使用
DQS是边沿对齐的数据进行读取和居中对齐进行写入数据
差分时钟输入
四大银行内部的并发操作
数据掩码（DM）写入数据
DLL对齐DQ和DQS转换与CK转换
命令中输入的每个正CK边缘;数据和数据屏蔽参照DQS的两个边缘
突发长度：2， 4或8个
CAS延迟： 2 ， 2.5 ， 3
自动预充电选项为每个突发访问
自动刷新和自刷新模式
RAS-锁定支持
t
RAP
=
t
RCD
15.6
µs
最大平均周期刷新间隔
2.5 V （ SSTL_2兼容）I / O
V
DDQ
= 2.5 V
±
0.2 V
V
DD
= 2.5 V
±
0.2 V
PG- TFBGA - 60封装， 3无人区行（ 8
×
12 mm
2
)
PG- TSOPII -66封装
铅和halogene无=绿色产品
表1
性能
产品型号代码的运行速度
速度等级
马克斯。时钟频率
部件
@CL3
@CL2.5
@CL2
–5
DDR400B
–6
DDR333
166
166
133
单位
—
兆赫
兆赫
兆赫
f
CK3
f
CK2.5
f
CK2
200
166
133
在128兆位双数据速率SDRAM的是一个高速的CMOS，包含动态随机存取存储器
134217728位。它在内部配置为四银行DRAM 。
在128兆位双数据速率SDRAM采用一个双数据速率的体系结构来实现高速操作。双
数据速率的体系结构本质上是一个
2n
预取结构以用于传输每个时钟两个数据字的接口
周期在I / O引脚。为128兆双倍数据速率SDRAM单个读或写访问有效的由一个单一的
的2n比特宽，一个时钟的内部DRAM芯周期的数据传输和两个相应的n比特宽的，一个半时钟周期
数据传输的I / O引脚。
修订版1.1 ， 2007-01
03062006-JXUK-E7R1
3
QIMONDA [ QIMONDA AG ]
