互联网数据表
HYS72D[128/64/32]3xx[G/H]BR–[5/6/7]–C
录得双数据速率SDRAM
3.2
现状
本章介绍了条件的研究。
表10
I
DD
条件
参数
工作电流0
一家银行;主动/预充电; DQ ， DM和DQS输入每个时钟周期改变一次;
地址和控制输入改变每隔2个时钟周期。
工作电流1
一家银行;主动/读/预充电;突发长度= 4 ;看到组件数据表。
预充电掉电待机电流
所有银行闲置;掉电模式; CKE
≤
V
IL ， MAX
预充电浮动待机电流
CS
≥
V
IH ,, MIN
，所有银行闲置; CKE
≥
V
IH ， MIN
;
地址和其他控制输入，每个时钟周期改变一次;
V
IN
=
V
REF
针对DQ ， DQS和DM 。
预充电静音待机电流
CS
≥
V
IHmin
，所有银行闲置; CKE
≥
V
IH ， MIN
;
V
IN
=
V
REF
针对DQ ， DQS和DM ;
地址和其他控制输入稳定在
≥
V
IH ， MIN
or
≤
V
IL ， MAX
.
主动掉电待机电流
一家银行主动;掉电模式; CKE
≤
V
ILMAX
;
V
IN
=
V
REF
针对DQ ， DQS和DM 。
主动待机电流
一家银行主动; CS
≥
V
IH ， MIN
; CKE
≥
V
IH ， MIN
;
t
RC
=
t
RAS ， MAX
;
DQ ， DM和DQS输入每个时钟周期改变的两倍;
地址和控制输入，每个时钟周期改变一次。
工作电流读
一家银行主动;突发长度= 2 ;读取;连拍;
地址和控制输入，每个时钟周期改变一次;
50 ％的数据输出改变在每个时钟边沿;
CL = 2的DDR266 （A ） ， CL = 3的DDR333和DDR400B ;
I
OUT
= 0毫安
工作电流写入
一家银行主动;突发长度= 2 ;写;连拍;
地址和控制输入，每个时钟周期改变一次;
50 ％的数据输出改变在每个时钟边沿;
CL = 2的DDR266 （A ） ， CL = 3的DDR333和DDR400B
自动刷新当前
t
RC
=
t
RFCMIN
，爆刷新
自刷新电流
CKE
≤
0.2 V ;外部时钟
工作电流7
4银行与突发长度= 4交织;看到组件数据表。
符号
I
DD0
I
DD1
I
DD2P
I
DD2F
I
DD2Q
I
DD3P
I
DD3N
I
DD4R
I
DD4W
I
DD5
I
DD6
I
DD7
牧师1.32 ， 2007-03
03292006-Q22P-G7TH
13
QIMONDA [ QIMONDA AG ]
