* VDD / VDDQ = 2.8V *
K4D26323RA-GC
输入/输出功能描述
符号
CK ， CK * 1
输入
TYPE
128M DDR SDRAM
功能
差分系统时钟输入。
所有的输入被采样的时钟以外的上升沿
DQ
’
s和DM
’
看得太采样的DQS的两边。
激活CK信号为高电平时，并停用CK信号
当低。通过取消激活时钟， CKE低表明电源
断模式或自刷新模式。
CS使指令译码器时低，禁用的COM
命令解码器高时。当指令译码器被禁用，
新的命令将被忽略，但以前的行动仍在继续。
锁存行地址在CK与正边沿
RAS低。让行存取&预充电。
锁存器地址栏上的CK与正边沿
CAS低。启用列的访问。
允许写操作和行预充电。
锁存来自中科院，我们开始积极的数据。
数据输入和输出都与DQS的两边缘同步。
的DQ
0
对于DQ
0
？ DQ
7,
的DQ
1
对于DQ
8
？ DQ
15,
的DQ
2
对于DQ
16
？ DQ
23,
的DQ
3
对于DQ
24
？ DQ
31.
数据掩码。数据在通过DM延迟= 0时，屏蔽DM高
在突发写入。 DM
0
对于DQ
0
？ DQ
7,
DM
1
对于DQ
8
？ DQ
15,
DM
2
为
DQ
16
？ DQ
23,
DM
3
对于DQ
24
？ DQ
31.
数据输入/输出复用在相同的针。
选择哪家银行是活跃。
行/列地址被复用在相同的针。
行地址： RA
0
〜 RA
11
，列地址： CA
0
〜 CA
7
.
列地址CA
8
用于自动预充电。
电源和地的输入缓冲器和核心逻辑。
对于输出缓冲，以提供分离的电源和接地
增强抗干扰性。
参考电压输入端，用于SSTL接口。
该引脚被建议将左"No connection"设备上
必须连接低
CKE
输入
CS
输入
RAS
CAS
WE
输入
输入
输入
的DQ
0
〜 DQS
3
输入/输出
DM
0
· DM
3
DQ
0
？ DQ
31
BA
0
， BA
1
A
0
~ A
11
V
DD
/V
SS
V
DDQ
/V
SSQ
V
REF
NC / RFU
MCL
输入
输入/输出
输入
输入
电源
电源
电源
无连接/
留作将来使用
必须连接低
* 1：用于差分时钟的定时基准点是CK和CK的交叉点。
对于使用单端时钟的任何应用程序，应用V
REF
以CK引脚。
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2.0版本（ 2003年1月）
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