Si3233
2.6 。两线阻抗匹配
该信道ProSLIC提供片上可编程两线制
阻抗的设置，以满足各种各样的全世界
二线回程损耗的要求。双线
阻抗加载八景之一编程
可用的阻抗值成悌[2：0 ]的比特的
两线阻抗综合控制寄存器（直接
寄存器10）。如果直接注册10未明确设置，
600的默认设置
Ω
将被装载到悌
注册。
所述的ProSLIC还提供了用于补偿的装置
涉及降低用户环路条件
过度的线路电容（泄漏） 。在CLC [ 1 ： 0]位
直接注册10加交流信号幅度
在高端，以补偿额外的损失
在音频频率范围内。的默认设置
CLC [ 2 ： 0 ]不承担任何线路电容。
支持600
Ω
+ 1 μF和900
Ω
+ 2.16 µF
应用中，一个外部电阻， RZREF ，必须
插入到应用电路中所示
给小费
C3
R8
STIPAC
R
Zref
Si3233
SRINGAC
R9
C4
对于600 + 1 μF ， RZREF = 12K个
Ω
而C3 ， C4 = 100 nF的。
对于900 + 2.16 μF ， RZREF = 18 ķ
Ω
而C3 ， C4 = 220 nF的。
以环
PCLK的频率，它可以大致预测
通过下面的等式：
64
-
T
SETTLE
= ----------------
F
PCLK
2.8 。 PLL自由运行操作
该Si3233能够在没有一个操作系统的
有效PCLK信号。此功能可在任何被启用
初始化通过设置PFR位之后的时间（寄存器
14 ，位3） 。当启用时， Si3233内部闸门关闭
缓冲PCLK信号，并应用参考
电压输入到PLL。这允许DC / DC
转换器，以正确地操作，使标称
电池电压保持就行了。在PCLK引脚
必须保持为高电平或低电平时PLL自由运行
操作。要退出PLL自由运行模式，有效PCLK
和FSYNC信号必须重新建立和
Si3233 RESET引脚必须置。直接和
间接寄存器必须将其与所期望的重新加载
初始化设置。捕捉和存储的
校准结果（直接寄存器98-107 ）前
进入PLL自由运行模式，因为推荐
该结果可以退出后重新装入手动
不执行校准的PLL自由运行模式
例程。注意，音频信号的产生，也不会
在这种操作模式下并且因此准确
不推荐使用。
2.9 。中断逻辑
所述的ProSLIC能够为产生中断的
以下事件：
回路电流/环地检测
环之旅检测
断电报警
主动计时器过期1
不活动定时器1过期
主动定时器到期2
不活动定时器到期2
铃声有效定时器到期
铃声不活动计时器到期
间接寄存器访问完整
该接口的中断逻辑由六
寄存器。三个中断状态寄存器包含1位
对于每一个上述的中断功能。这些位将
当中断挂起的相关设置
资源。三个中断使能寄存器中还含有1
位每个中断功能。在中断的情况下
使能寄存器，所述位是活性高。参阅
适当
实用
描述
部分
为
中断功能的操作细节。
当资源达到中断状态，它会
图15. ř
Zref
外部电阻布局
2.7 。时钟发生器
该信道ProSLIC将产生必要的内部时钟
频率从PCLK输入。 PCLK必须是
同步到8kHz的FSYNC时钟，并在1运行
以下费率： 256千赫， 512千赫， 768千赫，
1.024兆赫， 1.536兆赫， 2.048兆赫， 4.096 MHz或
8.192兆赫。在PCLK率的FSYNC的比例
速度是通过由PCLK时钟计数器来确定。该
三比特率的信息将自动转入
成一个内部寄存器， PLL_MULT ，以下的复位
该信道ProSLIC 。该PLL_MULT用于控制所述
内部PLL根据需要，它乘PCLK
生成运行内部需要16.384 MHz的速率
过滤器和其他电路。
PLL时钟合成器落户很快下
上电。然而，所述沉降时间取决于
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初步修订版0.5
SILABS [ SILICON LABORATORIES ]
