Si5018
功能说明
该Si5018利用锁相环（PLL），以
恢复的时钟同步于输入数据流。
此时钟用来重新定时的数据，并且两个所述
恢复的时钟与数据输出同步地经由
电流模式逻辑（CML ）的驱动程序。最佳的抖动
通过使用Silicon Laboratories公司获得的性能
DSPLL ™技术以消除噪音的切入点
引起外部PLL环路滤波器元件。
不存在活动的REFCLK ，表示锁定状态
PLL的是未知的。此外，该Si5018使用
参考时钟居中的VCO输出频率在
在OC- 48 / STM- 16数据速率。该设备将自我
有三个参考时钟之一来配置操作
频率。这消除了需要外部
配置为与一个特定的操作设备
参考时钟。
参考时钟的中心VCO的名义
2.488 GHz和2.7 GHz的输出。该VCO
频率中心位于16 ，32，或128倍
参考时钟频率。检测电路
连续监视的参考时钟输入到
确定该设备是否应该被构造
的基准时钟是1/16 ， 1/32 ，或1/128的
标称VCO输出。近似参考时钟
频率列于表7 。
DSPLL
™
所述锁相环结构（在"Typical所示
Laboratories的DSPLL ™技术，消除了
需要在发现外部环路滤波器元件
传统的PLL的实现。这是通过
使用数字信号处理（DSP）算法来
更换环路滤波器中的模拟PLL通常发现
设计。该算法处理该相位检测器
误差项，并产生一个数字控制值来调整
压控振荡器（VCO）的频率。
因为外部环路滤波器元件不
需要敏感的噪声进入点被淘汰
从而使DSPLL少易患板级
噪声源，使SONET / SDH抖动合规
难以实现。
表7.典型的REFCLK频率
OC-48/
STM-16
（ 2.488 GHz）的
19.44 MHz的
77.76 MHz的
155.52兆赫
OC- 48 / STM -16 W /
15/14 FEC
（ 2.666 GHz）的
20.83 MHz的
83.31 MHz的
166.63兆赫
比
压控振荡器
REFCLK
128
32
16
PLL自校准
该Si5018实现了最佳的抖动性能
使用自校准电路设置环路增益
在DSPLL内的参数。对于自校准
电路正常工作，在电源电压
当校准时必须超过2.25 V 。为了获得最好的
性能，用户应该强制进行自校准
一旦供应量稳定在上电。
自校准可以通过强制高到启动
在断电控制输入低电平跳变，
PWRDN / CAL ，而一个有效的参考时钟提供
到REFCLK输入。该PWRDN / CAL输入应该是
高举至少1
µs
转换至低前
保证一个自校准。几个应用电路
可能被用于启动电自校准
中提供了Silicon Laboratories的“ AN42 ：控制
DSPLL ™自校准的Si5020 /五千○十分之五千○十八
CDR设备和Si531x时钟乘法器/再生
设备“。
前向纠错（ FEC）的
该Si5018支持FEC的SONET OC- 48 （ SDH
STM- 16），数据速率高达2.7 Gbps的应用程序。在
FEC的应用，相应的参考时钟
频率是通过将输入数据速率来确定
由16 ，32，或128。例如，如果将FEC码被用于
产生一个2.7 Gbps的数据速率，所需要的
参考时钟是168.75兆赫， 84.375兆赫，或
21.09兆赫。
锁定检测
该Si5018提供了锁定检测电路，用于指示
是否PLL已与实现频率锁定
输入的数据。该电路比较的频率
所恢复的时钟与分压后的版本
频率应用的参考时钟（ REFCLK ）的。如果
从该的再生时钟频率偏离
通过在表4中规定的数额参考时钟
,
PLL被宣告失锁状态，并且亏损OF-
锁（ LOL ）引脚置为高电平。在该状态下，在PLL将
定期尝试与输入数据重新获取锁
流。期间重新获取，恢复的时钟可
漂移在± 600ppm的范围内相对于所施加的
参考时钟，而LOL报警输出可切换
直到PLL重新获得频率锁定。由于该
参考时钟检测
该Si5018 CDR需要一个外部参考时钟
施加到REFCLK输入为正常设备
操作。当REFCLK缺席， LOL报警器会
总是被置位，当它已经确定
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修订版1.2
SILABS [ SILICON LABORATORIES ]
