CY28342
引脚说明
（续）
[2]
针
47
30,31
48
29
11
1
13,19
42
28
36
18,24
41
8
25
5
46
32
37
名字
SDCLK
AGP （0： 1）
VddSD
VddAGP
VDDZ
VDDR
VDDP
VDDC
VDD48M
VDDA
VSSP
VSSC
VSSZ
VSS48M
VSSR
VSSSD
VssAGP
VSSA
PWR
VddSD
VddAGP
I / O
O
O
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
PWR
SDRAM时钟输出。
AGP时钟输出。
SEE
表1
对于频率和功能。
3.3V电源的SDRAM时钟输出。
3.3V电源为AGP时钟输出。
3.3V电源的HyperZip时钟输出。
3.3V的电源参考时钟输出。
3.3V供电的PCI时钟输出。
3.3V电源为CPU时钟输出。
3.3V供电的48 - MHz的/ 24 MHz的时钟输出。
3.3V模拟电源。
GND为PCI时钟输出。
GND为CPU时钟输出。
GND为HyperZip钟表输出。
GND 48 - MHz的/ 24 MHz的时钟输出。
GND为REF时钟输出。
GND为SDRAM时钟输出。
GND为AGP时钟输出。
GND模拟。
描述
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口（ SDI）的各种设备的功能，如
单个时钟输出缓冲器等，可以单独
启用或禁用。
与SDI相关的寄存器初始化为它们的默认
设置在上电时，并且因此使用该接口的
是可选的。时钟器件寄存器的变化通常由
在系统初始化时，如果有的话是必需的。接口
也可用于电力系统的操作期间使用
管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块读/写操作时，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作，
系统控制器可以访问单个索引的字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表2中。
块写入和块读协议中概述
表3
而
表4
概述了相应的字节写和字节
读协议。
从机接收地址为11010010 （ D2H ） 。
注意：
2. PU =内部上拉电阻。 PD =内部上拉下来。 T =三电平逻辑输入低电平= < 0.8V的有效逻辑电压， T = 1.0 -1.8V ，和HIGH = > 2.0V 。
1.0版， 2006年11月20日
第21 4
SPECTRALINEAR [ SPECTRALINEAR INC ]
