CY28352
引脚说明
[1]
引脚号
8
CLKIN
20
FBIN
I / O
I
I
O
O
O
I
I / O
引脚说明
互补的时钟输入。
反馈时钟输入。
连接到FBOUT用于访问
PLL 。
时钟输出
时钟输出
反馈时钟输出。
连接到FBIN正常运行。
在此输出将控制输入旁路电容延迟
参考/输出时钟的相位关系。
串行时钟输入。
时钟数据在SDATA到内部
注册。
串行数据输入。
输入数据被计时到内部寄存器，以
启用/禁用单个输出。这提供了灵活性
电源管理。
2.5V电源的逻辑
2.5V电源的PLL
地
模拟地的PLL
没有连接
产量
电动
特征
输入
输入
差分输出
2,4,13,17,24,
CLKT （0： 5）
26
1,5,14,16,25,
CLKC （0： 5）
27
19
7
22
3,12,23
10
6,15,28
11
9, 18, 21
FBOUT
SCLK
SDATA
VDD
AVDD
GND
AGND
NC
数据输入的两个线
串行总线
数据输入和输出
两线串行总线
标称值为2.5V
标称值为2.5V
零延迟缓冲器
当作为一个零延迟缓冲器使用的CY28352将可能是
在嵌套的时钟树的应用程序。用于这些应用的
CY28352提供时钟输入作为PLL的参考。该
然后CY28352可以锁定参考，并带有翻译
接近零延迟低偏移输出。对于正常操作，该
外部反馈输入， FBIN ，被连接到所述反馈
输出FBOUT 。由反馈输出连接到
反馈输入，通过该装置的传播延迟是
消除了。 PLL的工作，以配合输出边缘
输入参考边缘，从而产生一个近于零的延迟。该
基准频率影响静态相位PLL的偏移
因此输入和输出之间的相对延迟。
当V
DDA
绑低时，PLL被关闭，
绕过用于测试目的。
电源管理
各个输出使能/禁用CY28352控制
允许用户执行独特的电源管理
计划到设计中。输出三态时，
通过两线接口作为单个比特是禁止
设置低字节0字节1和寄存器。反馈输出
FBOUT无法通过2线串行总线禁用。该
启用和禁用各个输出的是以这样一种做
的方式消除局部“侏儒”时钟的可能性。
功能表
输入
VDDA
GND
GND
2.5V
2.5V
2.5V
CLKIN
L
H
L
H
<20兆赫
CLKT （0： 5）
[2]
L
H
L
H
高阻
输出
CLKC （0： 5）
[2]
H
L
H
L
高阻
FBOUT
L
H
L
H
高阻
PLL
旁路/关
旁路/关
On
On
关闭
注意事项：
1.旁路电容（ 0.1μF ）应放置在尽可能靠近每个电源正极引脚（ < 0.2“ ） 。如果这些旁路电容不能靠近引脚，其
高频滤波特性将通过迹线的引线电感被取消。
通过两线串行接口2.每个输出对可三态的。
1.0版， 2006年11月21日
第2 7
SPECTRALINEAR [ SPECTRALINEAR INC ]
