CY28411-1
引脚德网络nitions
PIN号
36,35
名字
CPUT2_ITP/SRCT7,
CPUC2_ITP/SRCC7
DOT96T ， DOT96C
FS_A/USB_48
FS_B / TEST_MODE
TYPE
描述
O， DIF
可选的差分CPU或SRC时钟输出。
ITP_EN = 0 @ VTT_PWRGD ＃断言= SRC7
ITP_EN = 1 @ VTT_PWRGD ＃断言= CPU2
O， DIF
固定的96 - MHz时钟输出。
I / O， SE
3.3V容错输入CPU的频率选择/固定48 MHz的时钟输出。
请参阅DC电气规格表Vil_FS和Vih_FS规范。
I
3.3V容错输入CPU的频率选择。
选择编号/ N或Hi -Z时，
在测试模式
0 =高阻， 1 =编号/ N
请参阅DC电气规格表Vil_FS和Vih_FS规范。
3.3V容错输入CPU的频率选择。
选择测试模式下，如果拉升
到V
IMFS_C
当VTT_PWRGD ＃为低电平。
请参阅DC电气规格表
V
ILFS_C
,V
IMFS_C
,V
IHFS_C
Specifi-
阳离子。
精密电阻连接到该引脚，
其连接到内部
目前的参考。
3.3V LVTTL输入PCI_STP ＃低电平有效。
14,15
12
16
53
FS_C / TEST_SEL
I
39
56,3,4,5
55
8
9
52
46
47
26,27
IREF
PCI
PCI_STP ＃
PCIF0/ITP_EN
PCIF1
REF
SCLK
SDATA
SRC4_SATAT,
SRC4_SATAC
I
O， SE
33 MHz的时钟。
我， PU
I / O， SE
33 - MHz时钟/ CPU2选择
（采样到VTT_PWRGD ＃断言） 。
1 = CPU2_ITP ，0 = SRC7
O， SE
33 MHz的时钟。
O， SE
参考时钟。
3.3V 14.318 MHz的时钟输出。
I
I / O
SMBus兼容SCLOCK 。
SMBus兼容SDATA 。
O， DIF
差分串行参考时钟。
推荐输出为SATA 。
O， DIF
差分串行参考时钟。
24,25,22,23 ， SRCT / C
19,20,17,18,
33,32,31,30
11
42
1,7
48
21,28,34
37
13
45
2,6
51
29
38
10
VDD_48
VDD_CPU
VDD_PCI
VDD_REF
VDD_SRC
VDDA
VSS_48
VSS_CPU
VSS_PCI
VSS_REF
VSS_SRC
VSSA
VTT_PWRGD ＃ / PD
PWR
PWR
PWR
PWR
PWR
PWR
GND
GND
GND
GND
GND
GND
我， PU
3.3V电源的输出。
3.3V电源的输出。
3.3V电源的输出。
3.3V电源的输出。
3.3V电源的输出。
3.3V电源的PLL 。
地用于输出。
地用于输出。
地用于输出。
地用于输出。
地用于输出。
地面PLL 。
3.3V的LVTTL输入是用于锁存USB_48 / FS_A电平敏感频闪，
FS_B ， FS_C / TEST_SEL和PCIF0 / ITP_EN输入。
后VTT_PWRGD ＃
（低电平有效）断言，该引脚变为实时输入功率主张
向下（高电平有效） 。
14.318 MHz的晶振输入。
50
49
XIN
XOUT
I
O， SE
14.318 MHz的晶振输出。
1.0版， 2006年11月22日
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SPECTRALINEAR [ SPECTRALINEAR INC ]
