CY28442-2
引脚德网络nitions
PIN号
1
2
33,32
名字
VDD_REF
VSS_REF
TYPE
PWR
GND
3.3V电源输出
地用于输出。
描述
CLKREQA ＃ / SRCT6 ， I / O， PU
3.3V LVTTL输入，使分配SRC时钟（低电平有效）或100 - MHz的
CLKREQB#,SRCC6
串行参考时钟。
可选择通过CLKREQA ＃默认为启用/禁用SRCT / C4 ， CLKREQB ＃
默认为启用/禁用SRCT / C5 。分配可以通过SMBUS改变
寄存器字节8 。
VDD_PCI
VSS_PCI
PCI
ITP_EN/PCIF0
PWR
GND
3.3V电源的输出。
地用于输出。
7
6
3,4,5
8
O， SE
33 MHz时钟
I / O， SE
3.3V LVTTL输入，使SRC7或CPU2_ITP / 33 - MHz时钟输出。
（采样到VTT_PWRGD ＃断言） 。
1 = CPU2_ITP ，0 = SRC7
I / O ，
33 MHz时钟/ 3.3V容错输入96_100M频率选择
PD ， SE （采样到VTT_PWRGD ＃断言） 。
1 = 100 MHz时， 0 = 96 MHz的
我， PU
3.3V LVTTL输入。此引脚用于锁存FS_A电平敏感频闪，
FS_B ， FS_C和ITP_EN ， 96MSS_SRC_SEL投入， SEL_CLKREQ 。
后
VTT_PWRGD ＃ （低电平有效）断言，该引脚变为实时输入
主张掉电（高电平有效） 。
3.3V电源的输出。
3.3V容错输入CPU的频率选择/固定48 MHz的时钟输出。
请参阅DC电气规格表Vil_FS和Vih_FS规范。
地用于输出。
3.3V容错输入CPU的频率选择。
选择编号/ N或三态
在测试模式下时
0 =三态， 1 =编号/ N
请参阅DC电气规格表Vil_FS和Vih_FS规范。
9
PCIF1/96_100_SEL
10
VTT_PWRGD ＃ / PD
11
12
13
14,15
16
VDD_48
FS_A/48_M0
VSS_48
DOT96T ， DOT96C
FS_B / TEST_MODE
PWR
I / O
GND
I
O， DIF
固定的96 MHz的时钟输出。
17,18
96_100_SSC
O， DIF
差一百分之九十六MHz的时钟SS平板显示器
O， DIF
100 MHz差分串行参考时钟。
PWR
PWR
3.3V电源的输出。
3.3V电源的输出。
19,20,22,23 ， SRCT / C
24,25,30,31
21,28
34
26,27
29
36,35
VDD_SRC
VDD_SRC_ITP
SRC4_SATAT,
SRC4_SATAC
VSS_SRC
O， DIF
差分串行参考时钟。
推荐输出为SATA 。
GND
地用于输出。
CPUT2_ITP / SRCT7 ， O， DIF
可选的差分CPU或SRC时钟输出。
CPUC2_ITP/SRCC7
ITP_EN = 0 @ VTT_PWRGD ＃断言= SRC7
ITP_EN = 1 @ VTT_PWRGD ＃断言= CPU2
VDDA
VSSA
IREF
VDD_CPU
CPUT / C
VSS_CPU
SCLK
SDATA
PWR
GND
I
PWR
GND
I
I / O
3.3V电源的PLL 。
地面PLL 。
精密电阻连接到该引脚，
其连接到内部
目前的参考。
3.3V电源的输出。
地用于输出。
SMBus兼容SCLOCK 。
SMBus兼容SDATA 。
37
38
39
42
44,43,41,40
45
46
47
O， DIF
微分CPU时钟输出。
1.0版， 2006年11月21日
第19 2
SPECTRALINEAR [ SPECTRALINEAR INC ]
