CY28442-2
引脚德网络nitions
（续）
PIN号
48
49
50
51
52
53
VDDA2
XOUT
XIN
VSSA2
REF1
FS_C_TEST_SEL /
REF0
名字
TYPE
PWR
I
GND
O
I / O
对于PLL2 3.3V电源
14.318 MHz的晶振输入。
地面PLL2 。
固定14.318 MHz的时钟输出。
3.3V容错输入CPU的频率选择/固定14.318时钟输出。
选择测试模式，如果拉至大于1.8V时， VTT_PWRGD ＃是断言
低。
请参阅DC电气规格表
V
IL_FS
,V
IH_FS
特定连接的阳离子。
3.3V LVTTL输入CPU_STP ＃低电平有效。
3.3V LVTTL输入PCI_STP ＃低电平有效。
O， SE
14.318 MHz的晶振输出。
描述
54
55
56
CPU_STP ＃
PCI_STP ＃
我， PU
我， PU
PCI2 / SEL_CLKREQ I / O， PD
3.3V容错输入CLKREQ引脚选择/固定33 MHz的时钟输出。
（采样到VTT_PWRGD ＃断言） 。
1 = 32,33引脚功能如CLK请求引脚0 = 32,33引脚功能如SRC输出。
表1.频率选择表FS_A ， FS_B和FS_C
FS_C
1
0
0
0
FS_B
0
0
1
1
FS_A
1
1
1
0
中央处理器
100兆赫
133兆赫
166兆赫
200兆赫
SRC
100兆赫
100兆赫
100兆赫
100兆赫
PCIF / PCI
33兆赫
33兆赫
33兆赫
33兆赫
REF0
14.318兆赫
14.318兆赫
14.318兆赫
14.318兆赫
DOT96
96兆赫
96兆赫
96兆赫
96兆赫
USB
48兆赫
48兆赫
48兆赫
48兆赫
频率选择引脚（ FS_A ， FS_B和FS_C ）
主时钟频率的选择是通过将所获得的
适当的逻辑电平FS_A ， FS_B ， FS_C输入之前
VTT_PWRGD ＃断言（所看到的时钟合成器） 。
当VTT_PWRGD ＃被采样低的时钟芯片
（表示处理器VTT电压是稳定的） ，时钟芯片
样品的FS_A ， FS_B和FS_C输入值。对于所有的逻辑
FS_A ， FS_B和FS_C水平， VTT_PWRGD ＃采用
在这一次的有效低一次性功能
VTT_PWRGD ＃被采样，所有进一步的VTT_PWRGD ＃ ，
除了在FS_A ， FS_B和FS_C变化将被忽略，
测试模式。
在上电时初始化为它们的默认设置，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。接口不能被系统中使用
操作的功率管理功能。
数据协议
时钟驱动器的串行协议接收字节写，读字节，
块写入和块从控制器读取操作。为
块写入/读取操作，字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。对于字节写和字节读取操作时，
系统控制器可以访问单独的索引字节。该
被索引的字节的偏移被编码在命令代码，
如上述
表2中。
块写入和块读协议中概述
表3
而
表4
概述了相应的字节写和字节
读协议。从机接收地址为11010010 （ D2H ） 。
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
表2.命令代码定义
位
7
(6:0)
描述
0 =块读取或块写操作， 1 =字节读取或字节写操作
字节偏移字节读取或字节写操作。块读或块写操作，这些位应该是
'0000000'
1.0版， 2006年11月21日
第19 3
SPECTRALINEAR [ SPECTRALINEAR INC ]
