CY2SSTV857-32
40 QFN封装
VDDQ
VDDQ
Y1#
Y0#
Y5#
Y1
Y0
Y5
Y6
Y6#
VSS
Y2#
Y2
VDDQ
CLK
CLK ＃
VDDQ
AVDD
AVSS
VSS
1
2
3
4
5
6
7
8
9
40 39 38 37 36 35 34 33 32 31
30
29
28
Y7#
Y7
VDDQ
PD ＃
FBIN
FBIN ＃
VDDQ
VDDQ
FBOUT ＃
FBOUT
40 QFN
CY2SSTV857-32
27
26
25
24
23
22
10 11 12 13 14 15 16 17 18 19 20 21
Y3#
Y4#
Y9#
Y4
Y9
Y8
y3
VDDQ
引脚说明
针＃
48 TSSOP
13, 14
35
36
3, 5, 10, 20, 22
2, 6, 9, 19, 23
5,6
25
26
37,39,3,12,14
36,40,2,11,15
针＃
40 QFN
引脚名称
CLK ， CLK ＃
FBIN ＃
FBIN
Y(0:4)
Y#(0:4)
Y(9:5)
Y#(9:5)
FBOUT
I / O
[1]
I
I
I
O
O
O
O
O
引脚说明
差分时钟输入。
电动
特征
低压差分输入
反馈时钟输入。
连接到FBOUT ＃为差分输入
访问PLL 。
反馈时钟输入。
连接到FBOUT的
访问PLL 。
时钟输出。
时钟输出。
时钟输出。
时钟输出。
反馈时钟输出。
连接到FBIN为差分输出
正常操作。在旁路电容延迟
这个产量将控制输入参考/输出
时钟的相位关系。
反馈时钟输出。
连接到FBIN ＃为
正常操作。在旁路电容延迟
这个产量将控制输入参考/输出
时钟的相位关系。
掉电输入。
当PD ＃被置高，所有的
Q和Q ＃输出使能和开关的
相同频率的CLK 。当设置为低，所有的Q
和Q ＃输出被禁止的Hi- Z和PLL
断电。
2.6V电源的输出时钟缓冲器。
2.6V标称
2.6V电源的PLL 。
当VDDA为2.6V标称
GND时， PLL被旁路和CLK缓冲
直接向设备输出。期间禁用
（ PD ＃ = 0 ）时， PLL掉电。
共同点。
模拟地。
0.0V地面
0.0V模拟
地
差分输出
差分输出
27, 29, 39, 44, 46 17,19,29,32,34
26, 30, 40, 43, 47 16,20,30,31,35
32
21
33
22
FBOUT ＃
O
37
27
PD ＃
I
4, 11,12,15, 21,
28, 34, 38, 45
16
4,7,13,18,23,24,
28,33,38
8
VDDQ
AVDD
1, 7, 8, 18, 24, 25, 1,10
31, 41, 42, 48
17
9
VSS
AVSS
注意：
1.旁路电容（ 0.1 F）应放置在尽可能靠近每个电源正极引脚（ <0.2 “）。如果这些旁路电容不能靠近引脚，其
高频滤波特性将通过迹线的引线电感被取消。
1.0版， 2006年11月21日
VDDQ
Y8#
第2页8
SPECTRALINEAR [ SPECTRALINEAR INC ]
