73K322L
CCITT V.23 ， V.22 ， V.21
单芯片调制解调器
引脚说明
动力
名字
GND
VDD
VREF
ISET
PLCC / PIN
DIP NUMBER
28
15
26
24
TYPE
I
I
O
I
描述
系统地。
电源输入，5V ± 10％。绕道0.1和22 μF电容
到GND 。
内部产生的参考电压。绕道0.1 μF
电容到GND 。
片内电流基准。设置偏置电流的运算放大器。该芯片
电流是通过一个2 MΩ电阻此引脚连接到VDD设置。
ISET应绕过来GND与0.1 μF电容。
并行微处理器控制接口
ALE
AD0-AD7
CS
12
4-11
20
I
I / O
I
地址锁存使能。 ALE的下降沿锁存地址
在AD0 - AD2和芯片上的选择
CS
.
地址/数据总线。这些双向三态多路开关连接线传送
信息，并从内部寄存器。
片选。 ALE的下降沿期间，该引脚上的低电平允许
读周期或写周期发生。 AD0 - AD7将不被驱动，并
没有寄存器将被写入，如果
CS
（锁存）不活动。状态
CS
被锁定在ALE的下降沿。
输出时钟。该引脚在处理器控制下选择为
无论是晶体频率（用作处理器时钟）或16×的
数据速率用作唯一的DPSK模式的波特率时钟。引脚
默认为晶振频率复位。
中断。此开路漏极输出信号被用来通知
处理器已经发生了检测标志。处理器必须再
读取检测寄存器，以确定哪些检测触发
中断。
INT
将保持低电平，直到处理器读取检测寄存器
或不完全复位。
阅读。低要求的73K322L内部寄存器的读。数据
无法输出，除非
RD
和锁存
CS
是主动或
低。
复位。该引脚上的高电平信号将使芯片成
无效状态。所有控制寄存器位（ CR0 ， CR1 ，音）将被重置。
在CLK引脚的输出将被设置为晶振频率。一
使用电容内部下拉电阻允许上电复位电源
VDD 。
CLK
1
O
INT
17
O
RD
14
I
RESET
25
I
4
TDK [ TDK ELECTRONICS ]
