DS_1217F_002
SC时钟配置寄存器（ SCCLK ） ： 0xFE0F
0x0C
73S1217F数据表
该寄存器控制内部智能卡（ CLK ）时钟产生。
表93 ：本SCCLK注册
最高位
最低位
–
位
SCCLK.7
SCCLK.6
SCCLK.5
SCCLK.4
SCCLK.3
SCCLK.2
SCCLK.1
SCCLK.0
–
符号
–
–
ICLKFS.5
ICLKFS.4
ICLKFS.3
ICLKFS.2
ICLKFS.1
ICLKFS.0
内部智能卡CLK频率选择 - 司的因素来确定
内部智能卡的CLK频率。 MCLK时钟是由（寄存器分
值+ 1）到时钟ETU的分频器，然后通过2生成CLK 。默认
比率13.在该寄存器中的设定值被施加到除法
之后此值被写入时，以这样的方式，以产生一个无干扰
输出，无论活动接口的选择。寄存器值= 0
将默认的效果相同的寄存器值= 1 。
ICLKFS.5 ICLKFS.4 ICLKFS.3 ICLKFS.2 ICLKFS.1 ICLKFS.0
功能
外部SC时钟配置寄存器（ SCECLK ） ： 0xFE10
0x0C
该寄存器控制外部智能卡（ SCLK ）时钟产生。
表94 ：本SCECLK注册
最高位
–
–
ECLKFS.5
ECLKFS.4
ECLKFS 。
3
最低位
ECLKFS.2 ECLKFS.1 ECLKFS.0
位
SCECLK.7
SCECLK.6
SCECLK.5
SCECLK.4
SCECLK.3
SCECLK.2
SCECLK.1
SCECLK.0
符号
–
–
ECLKFS.5
ECLKFS.4
ECLKFS.3
ECLKFS.2
ECLKFS.1
ECLKFS.0
功能
外置智能卡CLK频率选择 - 司的因素来确定
外部智能卡CLK频率。 MCLK时钟是由（寄存器分
值+ 1）时钟，然后通过2 ETU的分频器生成的SCLK 。
缺省比值是13，在该寄存器中的编程的值被施加到
此值后，分频器被写入时，以这样的方式，以产生一个glitch-
自由输出，无论活动接口的选择。寄存器值
= 0将默认的效果相同的寄存器值= 1 。
修订版1.2
103
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