Vitesse公司
半导体公司
OC-48的16： 1的SONET / SDH
MUX带有时钟发生器
初步数据表
VSC8163
功能说明
低速接口
上游设备应该使用CLK16O作为定时信号源为它的最终输出锁存器（参见图1） 。
那么上游设备应该产生一个CLK16I相数据对齐。该VSC8163将锁存
D[15:0]
±
上CLK16I +的上升沿。的数据必须满足建立和保持时间相对于CLK16I （见
表2）。除了CLK16O时钟输出，还存在一个实用REFCLKO输出信号，这是一个
以相同的速率作为时钟提出了在REFCLK输入。
在VSC8163内的FIFO存在难以消除系统循环时间的问题。一旦PLL具有
锁定到基准时钟，复位必须保持低了至少5 CLK16周期（ >为32ns ）到起始
tialize FIFO中，然后复位，应设置为高，并保持恒定的连续FIFO操作。对于
操作（无FIFO ） ，只需按住RESET在一个恒定的低状态的透明模式（见图2） 。
使用一个FIFO的允许系统设计者容忍CLK16O之间延迟的任意量
和CLK16I 。一旦复位断言和FIFO初始化， CLK16O和CLK16I之间的延迟
减小或增大到低速时钟（ 6.4ns ）的一个周期。如果这种延迟漂移超过一个周期，
的写指针和读指针可以指向相同的字在FIFO中，造成传输损耗
数据（一个FIFO溢出）。在一个FIFO溢出的情况下，活性低FIFO_WARN信号被断言（为一个
最少5 CLK16I周期），其可用于从外部控制器使系统复位信号。
该CLK16O ±输出驱动器是一个LVPECL输出驱动器设计用于驱动50
Ω
传输线。该
传输线可以被直流端接一个分裂端终止方案（参见图3） ，或直流终止
50
Ω
到V
CC
-2V在每行上（参见图4） 。在任何时间，相当于分割端终止技术可以
取代了传统的50
Ω
到V
CC
-2V在每一行。交流耦合可以通过许多甲来实现
消耗臭氧层物质。图5示出了示例AC耦合方法的场合时，下游设备亲
志愿组织偏置点为交流耦合。如果下游设备都具有内部终止，该线 -
100行
Ω
电阻器可能不是必需的。
图1 ：低速系统接口
CLK16I
写
16 ×5 FIFO
x16
上游
设备
CLK16O
读
VSC8163
REFCLK
2.488GHz
PLL
除以16
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