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初步数据表
VSC8163
OC-48的16： 1的SONET / SDH
MUX带有时钟发生器
时钟发生器
片上PLL从外部提供REFCLK输入产生2.48832GHz传输时钟。
片上PLL使用的低相位噪声的电抗为基础的压控振荡器（ VCO），用一个片
环路滤波器。 PLL的环路带宽为2MHz的规定的SONET限度内。
客户可以选择提供无论是77.76MHz参考（推荐） ，或者为参考的2倍
ENCE ， 155.52MHz 。 REF_FREQSEL用于选择所需的参考频率。 REF_FREQSEL =“0”
指定REFCLK
输入
为77.76MHz ， REF_FREQSEL =“1 ”表示REFCLK输入为155.52MHz 。
的REFCLK应该是高质量的，因为在PLL的环路带宽低于REFCLK噪声
将通过PLL和出现抖动的输出。用的REFCLK信号的预处理
VCXO，可能需要避免将REFCLK噪声大于RMS抖动2PS到输出端。该
VSC8163将输出除了从VSC8163本身在这样的固有抖动的REFCLK噪音
条件。
图7：交流端接低速LVPECL REFCLK的，D [ 15：0 ]输入
芯片边界
V
CC
= 3.3V
分结束等效终端为Z
0
到V
TERM
R1 = 83
Ω
R2 = 125
Ω
, Z
0
=50
Ω
, V
TERM
= V
CC
-2V
R1 || R2 = Z
o
V
CC
R2 + V
EE
R1
= V
BIAS
V
CC
R1
Z
O
C
IN
R2
R1+R2
V
EE
V
CC
R1
Z
O
C
IN
R2
V
EE
V
EE
= 0V
C
IN
TYP = 100nF的
交流操作
低速输入
传入的低速数据和参考时钟输入由LVPECL接收输入D [ 15：0]和REF-
CLK 。芯片外端接的这些输入是必需的。对于AC耦合，适用于交流耦偏置电压
耦需要提供（参见图7为外部偏置电阻器方案） 。
在大多数情况下，这些投入将有高密度的过渡和小DC偏移。然而，在例
其中，这不成立，直接直流连接是可能的。所有串行数据输入端具有相同的电路拓扑结构，
如如图7所示，如果输入信号是差分驱动和直流耦合至所述部分时，中点的
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G52216-0 ，版本3.3
01/05/01
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