怀特电子设计
CAS延迟（ CL ）
CAS延迟（ CL ）是德网络连接位所定义M4 ， M6 ，如图所示
在图5中CL是延迟，在时钟周期之间的
一个READ命令的登记和可用性
输出数据的网络连接RST位。的CL可以设置为3 ，4，5 ，
或6个时钟，根据速度等级选项是
使用。
DDR2 SDRAM不支持任何半时钟延迟。
保留的国家不应该被用来作为未知操作
或不符合将来的版本可能会导致。
W3H64M72E-XSBX
高级*
DDR2 SDRAM还支持一个名为发布功能
CAS附加延迟（ AL ） 。此功能允许READ
命令之前应当发出
t
RCD （MIN）通过延迟
内部命令的DDR2 SDRAM由AL时钟。
CL = 3和CL = 4的例子示于图6;
两个假设AL = 0。如果一个READ命令被注册
在时钟边沿
n,
而CL为
m
时钟，该数据将是
可用的时钟沿标称一致
N + M （这
假定AL = 0）。
图6 - CAS延迟（ CL ）
CK ＃
CK
命令
DQS ， DQS ＃
DQ
CL = 3（ AL = 0）的
D
OUT
n
D
OUT
n+1
D
OUT
n+2
D
OUT
n+3
T0
T1
T2
T3
T4
T5
T6
读
NOP
NOP
NOP
NOP
NOP
NOP
CK ＃
CK
命令
DQS ， DQS ＃
DQ
T0
T1
T2
T3
T4
T5
T6
读
NOP
NOP
NOP
NOP
NOP
NOP
D
OUT
n
D
OUT
n+1
D
OUT
n+2
D
OUT
n+3
CL = 4（ AL = 0）的
突发长度= 4
发布CAS ＃附加延迟（ AL ） = 0
显示与标称吨交流，T DQSCK和t DQSQ
数据转换
不在乎
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2006年3月
第1版
11
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