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Spartan-3系列FPGA的1.2V系列：功能描述。
路径和ICE做了同样的寄存器对的
输入路径。
进入IOB的置位/复位（ SR ）线是共同所有
六个寄存器，由于是反向（ REV ）线。
每个存储单元支持多种额外选项
重刑在IOB描述了信号的极性控制
概述部分。这些描述在
根据
时钟线OTCLK1连接
的上部的寄存器上的输出的CK输入端和
三态路径。同样， OTCLK2连接CK
输入，用于在输出端与三态下的寄存器
路径。的输入路径上的上部和下部寄存器具有
独立的时钟线： ICLK1和ICLK2 。
该使能线OCE连接上的CE输入端
输出路径上，下寄存器。同样， TCE CON-
nects的CE输入的寄存器对三态
表2：
存储元件选项
选择开关
FF /锁存
同步/异步
SRHIGH / SRLOW
功能
特异性
独立为每个存储元件。
独立为每个存储元件。
独立为每个存储元件中，除
在使用FDDR 。在后一种情况下，选择
对于上部元件（ OFF1或TFF2 ）将适用于
这两个元素。
独立为每个存储元件中，除
在使用FDDR 。在后者的情况下，选择
INIT0为一个元件适用于这两个元件
（即使INIT1被选择为其他） 。
一边缘敏感触发器或之间选择
一个电平敏感锁存器
确定的SR是同步的还是
异步
确定是否SR作为一个套装，它
强制存储元件为逻辑“ 1"
（ SRHIGH ）或复位，强制逻辑“ 0 ”
（ SRLOW ） 。
在全球设置的事件/复位后，
配置或在激活时在GTS净的，
这个开关决定是否设置或重置
存储元件。默认情况下，选择SRLOW
还会选择INIT0 ;还选择SRHIGH
选择INIT1 。
INIT1/INIT0
双倍数据速率传输
双倍数据速率（DDR ）传输描述技
同步信号两者的上升和下降的NIQUE
的时钟信号的边沿。 Spartan-3器件使用寄存器
之三，对在所有三个IOB路径来执行DDR操作。
对IOB的输出路径对存储元件
（ OFF1和OFF2 ） ，用作寄存器，结合一个spe-
CIAL复用器以形成DDR D型触发器（ FDDR ） 。这
原语允许的DDR传输输出的数据的位
被同步到一个上升沿和下降沿都
时钟。有可能通过将任一访问此功能
一个FDDRRSE或FDDRCPE组件或符号成
设计。 DDR操作需要两个时钟信号（50％
占空比） ，一个在另一个的翻转形式。这些显
的NAL触发两个寄存器以交替的方式，如
所示
通常，数字时钟管理器
（ DCM），通过镜像的生成两个时钟信号
输入信号，然后转向180度。这种方法
确保了这两个信号之间的最小偏差。
此外，存储元件，一对三态路径上（ TFF1
和TFF2 ）也可以与一个本地复用器待组合
形成FDDR原始。这使得同步输出
把使能以一个时钟的上升沿和下降沿两者。
本DDR操作实现以相同的方式作为
输出路径。
此外，存储元件对的输入路径上（ IFF1和IFF2 ）
允许I / O接收DDR信号。传入的DDR
时钟信号将触发一个寄存器和反转时钟显
最终触发其它寄存器。在这种方式中，寄存器取
接通捕获传入的DDR数据信号的比特。
除了高带宽数据传输，DDR也可以是
用于复制，或“镜像” ，在输出的时钟信号。
这种方法被用于发送时钟信号和数据信号
在一起。类似的方法来再现时钟
信号在多个输出。对于这两个优点
方法是，在整个输出偏斜将是最小的。
DS099-2 （ V1.2 ） 2003年7月11日
先期产品技术说明
1-800-255-7778
3
XILINX [ XILINX, INC ]
