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Spartan-3系列FPGA系列：功能描述
缺省的启动顺序，在所示
供应
作为对用户模式的转换。默认启动
顺序是做完后1 CCLK周期变高，
全球三态信号（ GTS ）被释放。这per-
MITS设备输出到该信号被分配到
变得活跃。一个CCLK周期后，全局写
使能（ GWE ）信号被解除。这允许内部
存储元件开始改变状态以响应
设计逻辑和用户时钟。
的配置的事件的相对定时可以改变
通过在BitGen选项在Xilinx开发软件。在
此外， GTS和GWE的事件可以由依赖新生
凹痕在多个设备上的DONE引脚都去高，
迫使设备启动同步。顺序
也可以在任何阶段停下来，直到锁已
实现对任何DCM 。
配置上电后自动启动
除非它被使用者延迟。 INIT_B是一个开漏线
该FPGA的组态的结算过程中保持低
定量的内存。延长时间，该引脚为低电平
使配置编曲等。因此，组态
配给被延迟防止进入阶段，其中
数据加载。
的配置方法也可以通过发出启动
在PROG_B引脚。内存清理阶段结束时是
由INIT_B引脚变为高电平信号。在这一点上， CON组
成形的数据被写入到FPGA中。该FPGA持有
环球置位/复位（ GSR ）信号在整个组态活跃
化，保持该设备上的所有触发器复位状态。该
整个过程完成由DONE信号
脚变为高电平。
默认周期
启动时钟
相
0
1
2
3
4
5
6 7
READBACK
使用从并行模式下，从配置数据
FPGA可被读回。回读功能只支持在
从并行
和边界扫描模式。
随着配置数据，所以能够读回
的所有寄存器的内容，分布式SelectRAM ，并
块RAM资源。这种能力被用于实时
调试。
DONE
GTS
GSR
GWE
同步到DONE
启动时钟
相
0
1
2
3
4
5
6 7
DONE高
DONE
GTS
GSR
GWE
DS099_028_040803
注意事项：
1.在BitGen选项StartupClk在赛灵思
开发软件选择CCLK输入，
TCK输入，或用户指定的全局时钟输入
（该GCLK0 - GCLK7引脚） ，用于接收所述时钟
信号同步启动时。
图25 ：
默认启动顺序
DS099-2 （ V1.3 ） 2004年8月24日
初步产品规格
39
XILINX [ XILINX, INC ]
