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的Spartan- 3E FPGA系列：
引脚说明
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DS312-4 （ V1.1 ） 2005年3月21日
先期产品技术说明
介绍
本节介绍的各引脚上的Spartan® -3E
FPGA以及它们如何支持康波内连接
新界东北包。
引脚类型
大部分的上的Spartan- 3E FPGA的引脚gen-
ERAL用途，用户自定义I / O引脚。然而，有高达
以11种不同功能类型上的Spartan -3E封装引脚
年龄，如在概述
在封装尺寸图纸
随后英格斯，个别引脚颜色编码
根据销型如在表中。
表1：
引脚上的Spartan- 3E FPGA的类型
类型/
色标
I / O
输入
双
描述
不受限制，通用用户I / O引脚。大部分引脚可以一起配对
形式差分I / O操作。
不受限制，通用输入引脚。这个引脚没有输出
结构。
双功能引脚配置过程中使用的一些配置模式
过程，然后通常可作为用户I / O配置后。如果引脚
在配置过程中不使用时，该引脚的行为作为I / O型脚。一些
两用引脚也是全局或边沿时钟输入（ GCLK ） 。
引脚名称的类型（ S）
IO
IO_LXXY_ ＃
IP
IP_Lxxy_ ＃
M[2:0]
HSWAP
CCLK
MOSI / CSI_B
D[7:1]
D0/DIN
CSO_B
RDWR_B
BUSY / DOUT
INIT_B
A[23:20]
A19/VS2
A18/VS1
A17/VS0
A[16:0]
LDC [2：0 ]
HDC
IP / VREF_ ＃
IP_Lxx _ ＃ / VREF_ ＃
VREF
双功能引脚可以是一个用户I / O引脚，或连同其他所有VREF引脚
在同一家银行，提供了一个参考电压输入对某些I / O标准。
如果用一个基准电压银行内，银行内的所有VREF引脚必须
进行连接。
任一用户I / O管脚或输入到一个特定的时钟缓冲器驱动。每包
有一个可选的时钟，整个装置16全局时钟输入。该RHCLK
输入任选时钟设备的右手侧。该LHCLK输入
任选时钟装置的左手侧。一些时钟引脚
与两用配置管脚共享，并且被认为对偶型。
专用配置引脚。不能作为用户I / O引脚。每包有
两个专用的配置引脚。这些引脚由VCCAUX供电。
GCLK
LHCLK
RHCLK
GCLK [15： 0]，
LHCLK [7： 0]，
RHCLK [7 ：0]的
CONFIG
完成后， PROG_B
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XILINX [ XILINX, INC ]
