R
XC4000E和XC4000X系列现场可编程门阵列
双端口边沿触发模式
在双端口模式下，无论是F和G函数发生器
用于创建单个16X1 RAM阵列与一个写
端口和两个读端口。将所得的RAM阵列可以是
阅读并在两个独立的同时写入
地址。在同时进行读写操作
相同的地址也支持。
双端口模式总是具有边沿触发的写操作定时，如
所示
示出XC4000系列CLB的一个简单的模型
CON组fi gured作为双端口RAM 。一个地址端口，标记
A [ 3 ： 0 ] ，供应双方的读取和写入地址为F
函数发生器。此函数发生器的行为
同样作为16X1单口边沿触发的RAM阵列。该
RAM输出，单端口输出（ SPO ） ，出现在F功能
灰发生器输出。 SPO ，因此，重新佛罗里达州学分的数据处
针对A [ 3 ： 0 ] 。
其他地址端口，标记为DPRA [3：0 ]为双端口
读取地址，以供读地址为G功能
发电机。的写入地址为G函数发生器，
然而，来自于地址A [ 3：0] 。从输出
这16X1 RAM阵列，双端口输出（ DPO ） ，出现在
G功能发生器输出。 DPO ，因此，重新佛罗里达州ECTS的
在地址DPRA数据[3：0 ] 。
因此，通过使用A [3：0 ]的写地址和
DPRA [3：0 ]为读出地址，并且仅读出了DPO
输出，一个FIFO ，可以读取并同时被写
容易产生。同时访问双打effec-
通过FIFO的略去。
CLB引脚和RAM的输入之间的关系
对于双端口输出，边沿触发模式示于
SEE
为一个方框图
CLB CON组fi gured在此模式下。
RAM16X1D原始
DPO （双端口输出）
WE
D
DPRA [3 ：0]的
WE
D
AR [3：0 ]
AW [3 ：0]的
D
Q
注册DPO
表6 ：双端口边沿触发RAM信号
RAM信号
CLB引脚
D
D0
A[3:0]
F1-F4
DPRA [3 ：0]的
WE
WCLK
SPO
DPO
G1-G4
WE
K
F’
G’
功能
DATA IN
阅读地址为楼
写地址F和G
读取地址对于G
写使能
时钟
单端口输出
（地址由A [ 3 ： 0 ] ）
双端口输出
（由DPRA处理[3： 0]）
注意：
以下WCLK的有效边沿（脉冲Ť
WPS
in
必须小于一毫秒的时间宽。为
大多数应用来说，这个要求是不是过于严格;
但是，它不能被遗忘。停止WCLK在此
点，在写周期，可能会导致过大的电流，并
甚至损坏大型设备，如果很多个CLB是CON组
科幻gured作为边沿触发RAM 。
单端口电平敏感时序模式
注意：
边沿触发模式被推荐用于所有的新
设计。电平敏感模式，也称为异步
模式下，仍然支持XC4000系列向后的COM
兼容性与XC4000系列。
电平敏感RAM时序的概念很简单，但可以
在执行复杂。数据和地址信号是
介绍，然后写一个正脉冲使能引脚
（WE）执行写入RAM的指定
地址。如由“电平敏感”的标签，这
RAM的作用就像一个锁存器。在WE高脉冲，改变
数据线会导致新的数据写入到旧地址。
改变地址线，而WE为高的结果spu-
写入新的地址，并可能在rious数据
其他地址以及作为地址线不可避免地
不是所有的同时改变。
用户必须生成一个仔细定时WE信号。该
延迟上WE信号和地址线必须是护理 -
充分VERI网络版，以确保我们不会被激活
直到地址后线已经尘埃落定，而我们去
再次在地址线前不活动的改变。数据
必须在与WE的下降沿后保持稳定。
在实际应用中，我们通常是由2X时钟生成。如果
一2X时钟不可用时，系统的下降沿
时钟可以使用。但是，也有在此固有的风险
做法，因为WE脉冲必须保证不活跃
前的系统时钟的下一个上升沿。几个
较旧的应用说明可从赛灵思的显示
咒骂的电平敏感的RAM的设计。这些应用程序
笔记包括XAPP031 ， “使用
在XC4000 RAM Capabil-
性， “
和XAPP042 ， “高速
RAM设计XC4000 “ 。
然而，在XC4000边沿触发的可用RAM
一系列优于电平敏感的RAM几乎每
应用程序。
6
G泛函发生器
SPO （单端口输出）
WE
D
A[3:0]
AR [3：0 ]
AW [3 ：0]的
D
Q
注册SPO
f函数发生器
WCLK
X6755
图6 ： XC4000系列双端口RAM ，简单
模型
1999年5月14日（版本1.6 ）
6-15
XILINX [ XILINX, INC ]
