的Virtex ™ 2.5 V现场可编程门阵列
R
修订历史
日期
11/98
01/99
02/99
05/99
05/99
07/99
VERSION
1.0
1.2
1.3
1.4
1.5
1.6
Xilinx最初版本。
更新包的图纸和规格。
更新包的图纸，最新规格。
除了封装图纸和规格。
更换FG 676 & FG680封装图纸。
改变边界扫描信息和变更图11 ，边界扫描位
序列。更新IOB输入&输出延迟。针对不同的我加了电容资讯/ O
标准。加入5 V宽容的信息。添加DLL的参数和波形和
新的引脚对引脚输入和输出参数表全局时钟输入至输出和
建立和保持。更改后的配置信息，包括图12 ， 14 ， 17 & 19 。
增加了设备相关的房源静态电流ICCINTQ和ICCOQ 。更新
基于LVTTL的默认标准12毫安，快速压摆率IOB输入和输出延迟。
加入IOB输入开关特性标准调整。
速度等级更新初步状态，电源的规格和时钟到输出
最低金额的增加， “ 0 ”时间在列表中的解释，静态电流房源更新，并
图6 ADDRA输入标签的修正。加入叔
IJITCC
参数，改变牛逼
OJIT
to
T
OPHASE
.
更新speed.txt文件1.96 。更正的CR 111036,111137 ， 112697 ， 115479 ，
117153 ， 117154和117612.修改笔记推荐工作条件
（电压和温度）。改变了银行信息V
CCO
在CS144包装上的第43页。
更新后的DLL抖动参数表和波形，增加时延测量
针对不同的I / O标准，改变缓冲六角行信息和方法论表
输入/输出定时测量记录。
新TBCKO值;纠正FG680封装的连接图;关于状态的新笔记
配置完成后， CCLK引脚。
修改“销未列出... ”语句。速度等级升级到最终状态。
修改表18 。
•
•
•
•
•
04/01
2.5
•
•
添加XCV400值桌子底下
最小时钟到输出的Virtex器件。
矫正下表单位列
IOB输入开关特性。
附加价值桌子底下
CLB SelectRAM开关特性。
更正引脚信息在BG256 ， BG432设备和BG560包
表18 。
更正
BG256引脚功能图。
修订后的最低
全局时钟的建立和保持的LVTTL标准，以DLL 。
转换后的文件以模块化格式。看
部分。
调整
09/99
1.7
01/00
1.8
01/00
1.9
03/00
05/00
05/00
09/00
2.0
2.1
2.2
2.3
10/00
2.4
的Virtex数据表
在Virtex数据表包含以下模块：
•
•
DS003-1 ， 2.5V的Virtex FPGA的：
简介和订购信息（模块1 ）
•
•
DS003-3 ， 2.5V的Virtex FPGA的：
DS003-2 ， 2.5V的Virtex FPGA的：
DS003-4 ， 2.5V的Virtex FPGA的：
4个模块1
4
1-800-255-7778
DS003-1 （ V2.5 ） 2001年4月2日
产品speci fi cation
XILINX [ XILINX, INC ]
