MT88E39
模式0
数据表
这种模式被选择时， MODE引脚为低电平。它是MT88E41兼容模式，其中FSK数据流
被输出为解调。由于MODE引脚是IC1的MT88E41并连接到VSS时， MT88E39将工作
在模式0时，放置在一个MT88E41插座。
在这种模式下， MT88E39接收FSK信号，对其进行解调，并且将数据直接输出到DATA引脚
（参见图11） 。对于每个接收到的停止和启动的位序列，所述MT88E39输出一个固定频率时钟串
8个脉冲，在DCLK引脚。在一个数据位的标称中心每个DCLK的上升沿发生。 DCLK不
对于停止生成，并开始位。因此， DCLK将时钟才有效数据到外围设备如
串行到并行移位寄存器或一个微控制器。该MT88E39还输出字脉冲的端（数据就绪）
在DR引脚，这表明，每10位字的接收（计数的开始和停止位）从端发送
办公。 DR可用于中断微控制器，或导致一个串行到并行转换为并行装载它的数据
到单片机。在模式0 DATA引脚也可以连接到个人计算机的串行通信
从CMOS转换为RS - 232电平后端口。
模式1
这种模式被选择时， MODE引脚为高电平。在此模式下，微控制器用品读出脉冲在
DCLK脚（即现在的输入）来移动8位数据字从MT88E39的，到DATA引脚。该
MT88E39断言DR表示单词边界，并表明了一个新词具有微处理器
变得可用（参见图12） 。
内部的MT88E39 ，解调后的数据位进行采样和存储。起始位和停止位被剥离
关。之后的第8位，数据字节是并行加载到一个8位的移位寄存器和DR变低。该移位寄存器的
内容被移出到DATA引脚上提供的DCLK的上升沿，在他们收到的订单。
如果DCLK开始，而DR低， DR将重回高在第一DCLK 。此功能允许相关
中断对由第一读取脉冲清零。否则， DR是低了一半标称位时间（ 1/2400秒） 。后
最后一位被读出，附加DCLKs被忽略。
请注意，在这两种模式下， 3针接口可以通过语音或其它话音频带信号也产生输出数据。
用户可以选择忽略如果不希望FSK数据，这些输出，或者强制MT88E39到其功率
掉电模式。
掉电模式
对于需要降低功耗应用中， MT88E39可以强制进入掉电时它是不
需要的。这是通过将PWDN引脚拉高完成的。在掉电模式下，振荡器，运算放大器和内部
电路都是残疾人和MT88E39将还没有反应过来的输入信号。 DR和光盘是在高阻抗或
逻辑高（模式分别为0和1）。在模式0中，数据和DCLK处于逻辑高电平。该MT88E39可
通过将PWDN引脚为低电平唤醒接收FSK信号。
载波检测
载波检测器提供的信号的，在频移键控频带的存在的指示。它检测
存在足够的幅度的，在频移键控带通滤波器的输出信号的。该信号由一个合格
数字算法的CD输出设置前低，表明载波检测。 10ms的滞后是为了便于
对于瞬时信号退学一旦光盘已被激活。当存在于FSK的无活性的CD被释放
带通滤波器的输出为10毫秒。
当光盘是无效（高）时，解调器的原始输出是由数据定时恢复电路忽略（见
图1）。在模式0时，数据引脚被强制为高。没有DCLK或DR信号。在模式1中，内部移位
寄存器不被更新，并产生没有DR 。如果DCLK的时钟（模式1 ），数据是不确定的。
注意，例如CAS ，语音和DTMF音调信号还在于将FSK频带和载波检测器
可以由这些信号被激活。它们将被解调，并作为数据。为了避免错误的数据时，
PWDN引脚应该用来禁用FSK解调时没有频移键控信号的预期。
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卓联半导体公司
ZARLINK [ ZARLINK SEMICONDUCTOR INC ]
