MT9162
数据表
VBIAS
VREF
PWRST
IC
A/µ
RXMUTE
TxMUTE
CSL0
CSL1
CSL2
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
AIN +
AIN-
VSS
AOUT +
AOUT -
VDD
CLOCKIN
机顶盒
DIN
DOUT
20引脚PDIP / SOIC / SSOP
图2 - 引脚连接
引脚说明
针＃
1
2
3
4
5
6
7
8
9
10
11
名字
V
BIAS
V
REF
描述
偏置电压（输出） 。
(V
DD
/ 2 ）可在此引脚用于外部偏置电压的放大器。连
0.1
µ
F的电容到V
SS
。连接1
µF
电容到VREF。
参考电压的编解码器（输出） 。
名义上[ （V
DD
/2)-1.9 ]伏。内部使用。连接0.1
µ
F的电容到V
SS
。连接1
µF
电容VBIAS
PWRST
上电复位。
经施密特触发器输入端（低电平有效）复位装置的内部状态。
IC
A/µ
内部连接。
外部配合到V
SS
以进行正常操作。
A / μ律的选择。
CMOS电平兼容输入引脚支配使用的压扩法
装置。 A律当引脚连接到V选择
DD
or
μ律
当引脚连接到V选择
SS
.
RXMUTE
接收静音。
1时，发送PCM被迫负零代码。当0 ，正常运行。
CMOS电平兼容。
TxMUTE
发送静音。
1时，发送PCM被迫负零代码。当0 ，正常运行。
CMOS电平兼容。
CSL0
CSL1
CSL2
D
OUT
时钟速度选择。
这些引脚用于编程SSI模式的速度以及转换
外部提供的MCL的时钟和由过滤器/编解码器所需的512千赫时钟之间的速率。
请参考表2的详细信息。 CMOS电平兼容。
数据输出。
为8位宽的数据信道的三态数字输出被发送到第1层的设备。
由定义的时隙期间数据被移出经由销并发与BCL的上升沿
STB 。
数据输入。
数字输入的8位宽的数据从第1层设备。采样数据在下降
BCL由STB定义的时隙中的优势。 CMOS电平兼容。
数据选通。
此输入确定为发送和接收设备所使用的8位时隙
数据。此活性高信号具有8KHz的重复率。 CMOS电平兼容。
12
13
14
D
in
机顶盒
CLOCKIN
时钟（输入）。
提供给这个输入引脚上的时钟用于通过内部设备功能。连接位
时钟该引脚时，它是512 kHz或更高。 4096 kHz时钟连接到该引脚时，位时钟
是128 kHz或256 kHz的。 CMOS电平兼容。
V
DD
正电源。
名义上是5伏。
15
2
卓联半导体公司
ZARLINK [ ZARLINK SEMICONDUCTOR INC ]
