AD7895
比9.8
µs
从上升沿在图中所示
CONVST 。
这是因为采样/保持放大器进入
上的下降沿其保持模式
CONVST ，
与转换
锡永将是不完整的再3.8
µs.
在这种情况下，该
BUSY将是当转换的最佳指标
完整的。尽管部分处于休眠模式时，数据仍然可以
从部分读出。在读操作由16个时钟
周期在模式1操作。供最快的串行时钟
15兆赫，读操作会花费1.1
µs
并且这必须是
下一个下降沿之前完成至少300纳秒
CONVST
以允许采样/保持放大器有足够的
时间来解决。这种模式是非常有用的部分是变流
荷兰国际集团以缓慢的速度作为功率消耗将显著
从模式1操作减少。
串行接口
串行接口AD7895由刚三根线：一
串行时钟输入（SCLK ） ，串行数据输出（ SDATA ）和
转换状态输出（忙） 。这允许一种易于
使用的界面与大多数微控制器， DSP处理器和移
寄存器。
图5示出了用于读出操作的时序图
AD7895 。串行时钟输入（SCLK ）提供时钟
源为串行接口。串行数据被从同步输出
SDATA线，在这个时钟的下降沿，并且是有效的
SCLK的上升沿和下降沿两者。的优点
具有数据上的上升沿和下降沿都有效
SCLK的是，它为用户提供了更大的灵活性，以接口
的一部分，并且允许更大范围的微处理器和微的
控制器接口得到满足。这也解释了
2时序图，T
4
和T
5,
被引用的图上。
时间t
4
指定如何的下降沿后长
SCLK的下一个数据位变成有效的，而时间t
5
多久SCLK的下降沿之后指定该
当前数据位是有效的。第一个前导零同步输出
在SCLK的第一个上升沿。注意，第一零将
t
1
CONVST
在SCLK的，即使数据的第一个下降沿有效
存取时间规定为60纳秒的其它位。原因
该第一比特将被比其它位快时钟输出是
由于该部分的内部结构。十六个时钟脉冲
必须被提供给部分来获得完整的转换结果。
的AD7895提供四个前导零，后面是12位的
转换结果首先是MSB （ DB11 ） 。最后一个数据
位，可以同步输出在倒数第二时钟下降沿是
LSB （ DB0 ） 。在SCLK的LSB第十六届下降沿
（ DB0 ）的有效期为一个特定的时间，以允许位被
读在SCLK的下降沿，则SDATA线是
禁用（三态） 。在这之后最后一位被时钟
出， SCLK输入应该返回低电平，并保持低电平，直到
下一个串行数据读取操作。如果有额外的时钟脉冲
第十六钟后， AD7895将重新开始与再
从它的输出寄存器输出的数据，并在数据总线将无
再是三态即使在时钟停止。所提供的
串行时钟的下一个下降沿之前已经停止
CONVST ，
的AD7895将继续与该输出正确操作
移位寄存器上的下降沿被复位
CONVST 。
然而， SCLK线要低时，
CONVST
变低
命令来正确复位输出移位寄存器。
串行时钟输入端不必是在连续
串行读操作。在16位数据（ 4领先
零和12位转换结果）可以从AD7895读取
中的字节数。
在AD7895计数串行时钟边沿知道哪些位
从输出寄存器应被放置在SDATA
输出。以确保该部分不会失去同步，
串行时钟计数器复位上的下降沿
CONVST
输入时，所提供的SCLK线为低。用户
应确保SCLK线保持为低电平，直到年底
的转换。当转换完成后， BUSY变为
为低电平时，输出寄存器将装入新的转换
结果，可以从与SCLK的16个时钟周期来读取。
t
1
= 6µs
WAKE -UP
时间
忙
为300ns最小
SCLK
t
兑换
= 9.8µs
部分
醒来
UP
转变
启动
采样/保持
进入
HOLD
转变
端
9.8μs LATER
串行读
手术
读操作
应该结束为300ns
PRIOR TO NEXT
的下降沿
CONVST
产量
串行
移
注册
复位
图4.模式2的时序图，其中自动睡眠功能启动
t
2
=
t
3
= MIN为35ns ，
t
4
= 60ns的MAX ，
t
5
= 10ns的MIN ，
t
6
= MAX为50ns @ 5V ， A，B ，变型
t
2
SCLK （I / P）的
3-STATE
DOUT （O / P）
1
2
3
4
5
6
15
16
t
3
t
4
DB11
t
5
DB10
DB0
t
6
3-STATE
4前导零
图5.数据读取操作
–8–
第0版
AD [ ANALOG DEVICES ]
