AD9851
水平的的sin（x ） / x滚离量化D / A的测定
转换器的输出。实际上，根据不同的的f /系统时钟厘清
tionship ，第一锯齿的图像可以等于根本
振幅（当f
OUT
= 1/2系统时钟）。低通滤波器
一般放置在的D /输出A转换器之间
比较器的输入端以抑制抖动产
非谐波相关的锯齿图像等的影响
杂散信号。必须考虑到的关系
选定的输出频率，系统时钟频率和
别名的频率，以避免不必要的输出异常。
图像不需要被认为是一个DAC的无用副产品。
事实上，与带通周围的图像和一些过滤
后置滤波器的放大的量，图像能够成为
主输出信号（见图8） 。由于图像不har-
monics ，它们保持为1：1
¡频率
关系到丰达
智力输出。也就是说，如果根本移位1千赫，则
的图像也移动1千赫。这种关系占
图像的频率稳定度，这是完全相同的
的根本。用户应该认识到降低影像
周围系统时钟的整数倍的图像对
会在相反的基本的方向移动。的图片
图像对位于上面的系统时钟的整数倍
将在相同的方向上移动的一个基本动作。
频段，其中的图像存在是spuri-更丰富
OU中的信号，因此，在无杂散动态范围方面更恶劣的。用户
这种技术应凭经验确定哪些频率
是可用的，如果他们的无杂散动态范围要求是苛刻的。
一个好的“规则的拇指”的应用作为AD9851的时钟
发电机是将基波输出频率限制到40％的
参考时钟频率，以避免产生混叠信号
过于接近感兴趣的输出频带（一般直流 -
最高选定的输出频率），以进行过滤。这种做法
将缓解外部滤波器的复杂性和成本要求一
换货的时钟发生器应用。
在AD9851的参考时钟输入具有最小局限性
重刑1 MHz的无6 × REFCLK乘法器和从事
5 MHz的倍数参与。该器件具有内部电路
cuitry ，可检测到的时钟频率已经下降到低于
最小和掉电自动将自身
模式。在这种模式下，片上比较器也被禁止。
这是很重要的信息，对于那些谁可能希望使用
片上比较器的目的不是平方DDS的其他
正弦波输出。当时钟频率返回上面的
最小阈值时，设备恢复后正常运行
5
µs
（典型值） 。这关断模式下可以防止电流过大
泄漏的装置的动态寄存器。
参考时钟的相位噪声的DDS中的系统的影响是
实际上减少，因为DDS输出是一个部门的结果
的输入频率。视在相位噪声量
20日志F：减少，以dB表示，使用被发现
OUT
/f
CLK
.
其中f
OUT
是根本的DDS的输出频率，f
CLK
是系统时钟频率。从这一观点出发，使用
最高的系统时钟输入频率非常有意义的reduc-
荷兰国际集团的基准时钟相位噪声贡献的影响
输出信号的整体相位噪声。作为一个例子，一个振荡器
TOR与-100 dBc的相位噪声工作在180 MHz的会
表现为-125 dB的贡献DDS总体相位噪声为
一个10 MHz的输出。搞了6 × REFCLK乘法器
一般被发现，从而提高整体的输出相位噪声。这
版本C
–9–
增加是由于所固有的6× （15.5 dB）的相位增益传递
功能的6× REFCLK乘法器，以及噪声gener-
由时钟倍频电路内部ated 。通过使用低
相位噪声参考时钟输入到AD9851 ，用户可以
放心优于-100 dBc的/ Hz的相位噪声性能
输出频率高达50 MHz偏移处从1 kHz到
为100kHz。
编程AD9851
的AD9851包含一个40位寄存器，用来存储32位
频率控制字，将5比特的相位调制字，
6 × REFCLK乘法器实现和省电功能。
该寄存器可以以并行或串行方式被加载。逻辑
从事高功能;例如，掉电的集成电路
（睡眠模式） ，一个逻辑高，必须在该位被编程
位置。谁是熟悉的AD9850 DDS的用户
会发现只有轻微的变化，编程AD9851 ，
W0 （并行加载）和W32 （串行加载）的具体数据[ 0 ]
现在包含了“ 6 × REFCLK乘法器允许”位需要
被设置为高时低或禁用内部参考
时钟乘法器。
注：设置“数据[ 1 ]”高编程字W0 （ paral-
LEL模式）或字W33高以串行方式是不允许的（见
表I和III ） 。该位控制一个“工厂测试模式”
会导致异常操作的AD9851 ，如果设置为高。如果
输入错误（如从证明管脚2变化
输入引脚的输出信号） ，退出是通过断言设置
RESET 。无意进入工厂测试模式
如果FQ_UD脉冲后，初始上电和发送出现
RESET的AD9851的。由于复位不清除40-
位的输入寄存器，这将传输随机电值
输入寄存器到DDS内核。随机值可能
调用工厂测试模式或掉电模式。从来没有问题
如果在40位输入寄存器的内容是一个FQ_UD命令
未知的。
在默认的并行加载模式中， 40位输入寄存器是
使用8位总线加载。 W_CLK用于加载寄存器
8字节的5次迭代。 FQ_UD的上升沿
该寄存器的内容传送到设备而起作用
在和复位字地址指针W0 。随后
W_CLK上升沿负载的8位数据，起始于W0和然后
字指针移动到下一个单词。 W0至W4后
加载额外W_CLK边缘被忽略，直到出现
RESET是断言或FQ_UD上升沿，复位地址
指针到W0在准备下一个8位的负载。参见图 -
URE 13 。
W_CLK在串联负载模式， 40以后的上升沿
将转向，并通过加载在引脚25 （ D7 ）的1位数据
40位寄存器“移位寄存器”的时尚。任何进一步的W_CLK
登记后的上升沿满将数据移出造成
被留在寄存器中的数据是乱序和cor-
rupted 。在串行模式中，必须从默认输入
并行模式中，参见图17，数据被装入开始
W0和W39结束。一个值得注意的问题： 8位
并行
字（ W0 ） -xxxxx011 -调用串行模式
应使用有效的40位串行字被覆盖被立即
进入串行模式，以防止意外后ately
搞了6 × REFCLK乘法器或进入到外交事务委员会
保守党的测试模式。从串行模式并行模式退出是唯一
可以使用reset命令。
AD [ ANALOG DEVICES ]
