Ultra37000 CPLD系列
组合信号
输入
有关引线的灵活性，并为一个简单的时序模型的资源
一致的系统的性能。
产量
t
PD
= 6.5纳秒
挂号信号
t
S
= 3.5纳秒
D， T，L
O
开发软件支持
经
经编是国家的最先进的编译器和完整的CPLD设计
工具。对于设计输入，经提供了IEEE- STD-一千一百六十四分之一千零七十六
VHDL文本编辑器，一个IEEE - STD- 1364的Verilog的文本编辑器，以及
图形化的有限状态机编辑器。它提供了优化
综合和适配用种取代基本电路
预先优化为目标设备时，通过在执行逻辑
未使用的内存和接头之间的完美沟通
和合成。为了方便设计和调试，经
提供图形化的时序仿真和分析。
经
专业的
™
经
专业包含了一些额外的功能。它
提供设计输入，其图形化的额外方法
阻止图编辑器。它允许高达5ms的时序仿真
而不是只有2毫秒。它允许波形对比之前
设计变更后，
经
企业
™
经
企业提供了更多的功能。它提供
无限的时序仿真和源代码级的行为
仿真以及调试器。它具有生成能力
从HDL文本图形HDL块。它甚至可以生成
测试平台。
经
可用于PC和UNIX平台。某些功能
不在UNIX版本可用。欲了解更多信息
见
经
适用于PC，
经
对于UNIX ，
经
专业，
经
赛普拉斯网站的企业数据表
（ www.cypress.com ） 。
第三方软件
t
CO
= 4.5纳秒
产量
输入
时钟
为CY37128图5.时序模型
JTAG和PCI标准
PCI法规遵从
在Ultra37000的5V操作完全符合PCI
由PCI特别兴趣公布的本地总线规范
集团。 3.3V的产品，除了满足所有的PCI要求
为输出3.3V夹钳，这是在与5V直接冲突
耐受性。该Ultra37000家庭的简单而明确
时序模型确保符合PCI规范交流
系统蒸发散独立的设计。
IEEE 1149.1标准的JTAG
该Ultra37000家里有一个IEEE 1149.1 JTAG接口
双方边界扫描和ISR 。
边界扫描
该Ultra37000系列支持旁路，采样/预加载，
EXTEST ， IDCODE ，用户代码和边界扫描指令。该
JTAG界面如图
指令寄存器
TDI
TDO
TMS
TCK
JTAG
龙头
调节器
绕过注册。
边界扫描
IDCODE
USERCODE
ISR PROG 。
虽然
经
是一个完整的CPLD开发工具，其
本身而言，它与几乎所有的第三方EDA工具接口。所有
主要的第三方软件供应商为提供支持
Ultra37000系列器件。参考第三方软件
数据表或联系您当地的销售办事处列表
目前支持的第三方供应商。
程序设计
有可用于Ultra37000 4编程选项
设备。第一种方法是使用一台PC与37000
UltraISR编程电缆和软件。用这种方法，
该Ultra37000设备的ISR的引脚路由到
连接器在印刷电路板的边缘。该37000
UltraISR编程电缆，然后连接之间的
PC与该连接器的并行端口。一个简单的组态
日粮文件指示编程的ISR软件
操作，以在每个所述Ultra37000设备进行
在系统中。在ISR软件将自动完成
所有来完成所需要的必要的数据操作的
的编程，读取，验证，和其它的ISR功能。
对于赛普拉斯ISR接口的更多信息，请参阅
ISR编程套件数据表（ CY3700i ） 。
用于编程Ultra37000器件的第二种方法是在
自动测试设备（ATE） 。这是通过完成
由ISR软件创建的文件。检查赛普拉斯网站
最新的ISR软件下载信息。
数据寄存器
图6. JTAG接口
在系统编程（ ISR ）
在系统重新编程能力相结合
编程或重新编程的板上的设备，并能够
支持设计变更，而不改变系统定时
或器件的引脚。这种组合意味着设计变更
在调试或现场升级不会引起电路板返工。
该Ultra37000系列实现ISR提供了一个JTAG
兼容的接口板上编程，强大的路由
文件编号： 38-03007牧师* D
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