为
为
的enCoRe ™
USB CY7C63722 / 23
CY7C63743
XTALOUT
3.0
逻辑框图
XTALIN/P2.1
国内
振荡器
XTAL
振荡器
8-bit
RISC
CORE
WAKE -UP
定时器
内存
256字节
12-bit
定时器
CAPTURE
计时器
SPI
EPROM
8K字节
欠压
RESET
观看
狗
定时器
低
电压
RESET
打断
调节器
USB
发动机
USB &
PS/2
XCVR
端口1
GPIO
端口0
GPIO
3.3V
调节器
VREG/P2.0
D+,D–
P1.0–P1.7
P0.0–P0.7
4.0
销刀豆网络gurations
顶视图
CY7C63723
18引脚SOIC / PDIP
P0.0
P0.1
P0.2
P0.3
P1.0
VSS
VPP
VREG/P2.0
XTALIN/P2.1
1
2
3
4
5
6
7
8
9
18
17
16
15
14
13
12
11
10
P0.4
P0.5
P0.6
P0.7
P1.1
D + / SCLK
D / SDATA
VCC
XTALOUT
CY7C63743
24引脚SOIC / PDIP
P0.0
P0.1
P0.2
P0.3
P1.0
P1.2
P1.4
P1.6
VSS
VPP
VREG/P2.0
XTALIN/P2.1
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
P0.4
P0.5
P0.6
P0.7
P1.1
P1.3
P1.5
P1.7
D + / SCLK
D / SDATA
VCC
XTALOUT
CY7C63722-XC
DIE
3
2
1
25
24
23
P0.3
P1.0
P1.2
P1.4
P1.6
VSS
4
5
6
7
8
9
P0.2
P0.1
P0.0
P0.4
P0.5
P0.6
22
21
20
19
18
P0.7
P1.1
P1.3
P1.5
P1.7
VSS 10
VPP 11
12 VREG
XTALIN/P2.1
XTALOUT
VCC
D / SDATA
13
14
15
16
17 D + / SCLK
5.0
引脚分配
CY7C63723
名字
I / O
I / O
I / O
18-Pin
12
13
CY7C63743
24-Pin
15
16
CY7C63722
25-Pad
16
17
描述
USB差分数据线（ D-和D +） ，或PS / 2时钟
信号和数据信号（ SDATA和SCLK ）
D / SDATA ，
D + / SCLK
P0[7:0]
1, 2, 3, 4,
1, 2, 3, 4,
1, 2, 3, 4,
GPIO端口0可以吸收高达50 mA /针，或
15 ， 16 ， 17 ， 18 21 ， 22 ， 23 ， 24 22 ， 23 ， 24 ， 25下沉控制的低或高的可编程电流。
还可源2 mA的电流，提供一个电阻
上拉，或者作为一个高阻抗输入。 P0.0和
P0.1为输入捕获定时器A和B ， respec-
tively 。
5, 14
5, 6, 7, 8,
5, 6, 7, 8,
IO端口1可以吸收高达50 mA /针，或下沉
17，18， 19，20 18，19， 20，21控制的高或低可编程电流。也可以
源2 mA的电流，提供一个电阻上拉，或
作为一个高阻抗输入。
第58 7
P1[7:0]
I / O
文件编号： 38-08022牧师**
CYPRESS [ CYPRESS SEMICONDUCTOR ]
