ADC081000:高性能、低功耗8位、1GSPS A/D转换器

特征

●内部取样和保持

●单台+1.9V±0.1V运行

●可调输出电平

●保证无缺失代码

●低功耗待机模式

主要规格

●分辨率：8位

●最大转换率：1 GSPS（最小）

●ENOB@500 MHz输入：7.5位（典型值）

●DNL：±0.25 LSB（典型值）

●转换延迟：7和8个时钟周期

●功耗

--工作功率：1.45 W（典型值）

--断电模式：9 mW（典型值）

应用

●直接射频下变频

●数字示波器

●卫星机顶盒

●通信系统

●测试仪器

一般说明

ADC081000是一款低功耗、高性能的CMOS模数转换器，能够以高达1.6 GSPS的采样率将信号数字化为8位分辨率。该设备在1 GSPS下消耗1.9伏电源的非典型1.4瓦，保证在整个工作温度范围内没有缺失代码。独特的折叠和内插架构、全差分比较器设计、内部采样和保持放大器的创新设计以及自校准方案使所有动态参数的响应都非常平坦，超过奈奎斯特，在500 MHz输入信号和1 GHz采样率下产生高7.5 ENOB。输出格式为偏移二进制，LVDS数字输出符合IEEE 1596.3-1996，但0.8V的共模电压降低除外。

该转换器有一个1:2的多路分解器，为两条LVDS总线供电，将每条总线上的输出数据速率降低到采样率的一半。这些总线上的数据在时间上交织，以提供每条总线500 MHz的输出速率和1 GSPS的组合输出速率。

该转换器在掉电模式下的功耗通常低于10 mW，采用128引脚、热增强型暴露焊盘LQFP，可在工业（-40˚C≤TA≤+85˚C）温度范围内运行。

功能描述

ADC081000是一款多功能、高性能、易用的a/D转换器，具有创新的架构，可实现超高速运行。可用的控件简化了设备到电路解决方案的应用。ADC081000使用校准的折叠和插值架构，可实现超过7.5个有效位。折叠放大器的使用大大减少了比较器的数量和功耗，而插值减少了所需的前端放大器的数量，最大限度地减少了输入信号的负载，进一步降低了功耗要求。除此之外，片上校准还减少了折叠架构中常见的INL弯曲。其结果是一个非常快速、高性能、低功耗的转换器。最佳性能要求遵守此处和应用程序信息部分讨论的规定。

概述

转换器输入电压范围内的模拟输入信号通常以200MSPS至1.6GSPS的速度数字化为8位。低于负满量程的差分输入电压将导致输出字由全零组成。高于正满刻度的差分输入电压将导致输出字由所有1组成。只要正确的输出代码超出00h至FFh范围，OR（超出范围）输出就会被激活。

该转换器有一个1:2多路分用器，为两条LVDS输出总线供电。这些总线上的数据以ADC采样率的一半在每条总线上提供输出字速率，并且必须由用户交织以提供全转换率的输出字。

输出电平可以选择为正常或降低。使用降低的电平可以节省功率，但可能会导致部分或全部比特的错误数据捕获，特别是在采样率较高和设计不佳的系统中。

ADC081000的电压参考来自用户在VBG引脚处可用的1.254V带隙参考。该输出能够产生或输出±100µA。

内部带隙导出的参考电压的标称值为600 mV或800 mV，由FSRpin确定，如第1.3节所述。没有使用外部参考电压的规定。

全差分比较器设计和采样保持放大器的创新设计，以及自校准，实现了1.0GHz以上的平坦SINAD/ENOB响应。ADC081000输出数据信号为LVDS，输出格式为偏移二进制。

自校准

自校准在通电时执行，也可以由用户根据命令调用。校准微调100Ω 模拟输入差分终端电阻器，最大限度地减少满标度误差、偏移误差、DNL和INL，从而最大限度地提高信噪比、总谐波失真、信噪比（SNDR）、SFDR和ENOB。内部偏置电流也通过校准过程进行设置。无论校准是在通电时进行还是在命令下进行，所有这些都是正确的。

运行自校准对于该芯片的功能非常重要，并且是获得足够性能所必需的。除了在通电时运行的要求外，每当FSR引脚的意义发生变化时，都必须重新运行自校准。

为了获得最佳性能，我们建议在通电后20秒或更长时间内以及自上次校准以来工作环境温度变化超过30˚C时进行自校准。更多信息请参见第5.1.2节。

在校准过程中，输入终端电阻被微调到等于REXT/33的值。该外部电阻器必须放置在引脚32和地之间，并且必须为3300Ω ±0.1%.使用此值，输入终端电阻器被微调为100Ω. 由于REXT还用于为Track and Hold放大器、前置放大器和比较器设置适当的偏置电流，因此不应使用REXT的其他值。

在正常操作中，只要给出有效的校准命令，即在通电后立即执行校准，该命令将CAL引脚保持在低电平至少10个时钟周期，然后将其保持在高电平至少另外10个时钟循环。在CAL高电平的10个时钟周期后，不需要将CAL引脚设置为低电平来开始校准例程。然而，在通电时将CAL引脚保持在高电平将阻止校准过程运行，直到CAL引脚经历上述10个时钟周期的低电平和10个时钟循环的高电平。

CalDly引脚用于在开始校准时通电后选择两个延迟时间之一。该校准延迟为224个时钟周期（在1GSPS下约为16.8ms），CalDly低，或230个时钟周期，在1GSPS时约为1.07秒），CalDly高。这些延迟值允许电源在校准发生之前启动并稳定。如果PD引脚在通电时为高电平，则校准延迟计数器将被禁用，直到PD引脚变低。因此，在加电期间将PD引脚保持在高电平将进一步延迟加电校准周期的开始。CalDly引脚的最佳设置取决于电源的通电稳定时间。

校准程序运行时，CalRun输出为高。无论校准是在通电时还是在命令下完成，这都是正确的。设备处于断电模式时，无法启动或运行校准。有关断电和校准之间相互作用的信息，请参阅第1.7节。

获取输入

数据在CLK+（引脚18）的下降沿采集，该数据的数字等效值在7个时钟周期后可用于“D”输出总线，在8个时钟周期之后可用于“Dd”输出总线。在输出端提供数据之前，还有一个额外的内部延迟，称为tOD。请参见时序图。只要时钟信号存在且PD引脚为低电平，ADC081000就会进行转换。

模拟输入

ADC081000必须用差分输入信号驱动。重要的是，输入要么交流耦合到DC_Coup引脚接地的输入，要么直流耦合到DC-Coup引脚高电平的输入，并且具有等于并跟踪VCMO输出的输入共模电压。

FSR引脚提供了两个满量程设置。该引脚上的高电平会导致输入差分满标度范围设置为800mVP-P，而该引脚的接地会导致输出差分满量程设置为600mVP-P。

时钟

ADC081000必须由交流耦合的差分时钟信号驱动。第4节描述了时钟输入引脚的使用。差分LVDS输出时钟可用于将ADC输出数据锁存到任何接收到该数据的设备中。

为了帮助简化数据捕获，输出数据可能会在输出数据时钟（DCLK）的正沿或负沿发生转换。这是通过OutEdgeinput选择的。OutEdge输入的高电平会导致输出数据在DCLK的上升沿转换，而接地该输入会导致输出在DCLK的下降沿转换。

LVDS输出

数据输出、超出范围（OR）和DCLK是LVDS兼容输出。当OutV输入为高时，输出电流源向差分100欧姆负载提供3mA的输出电流；当OutV输出为低时，输出电流为2.2mA。对于短LVDS线路和低噪声系统，可以在OutV输入低的情况下实现令人满意的性能，从而降低功耗。如果LVDS线路较长和/或使用ADC081000的系统有噪声，可能需要将OutV引脚连接到高电平。

超出范围（OR）指示

只要正确的代码高于正满标度或低于负满标度，输入信号就会超出范围。当任何给定样本的输入信号超出范围时，OR输出在该字时间内为高。

断电

当掉电引脚（PD）为低电平时，ADC081000处于活动状态。当PD引脚为高时，设备处于断电模式，在此模式下，设备功耗降至最低水平，输出处于高阻抗状态。恢复正常运行后，管道将包含无意义的信息，必须加以处理。

如果在校准运行时PD输入变高，则设备在校准序列完成之前不会断电。但是，如果通电且PD已经很高，则设备将不会开始校准序列，直到PD输入变低。如果在设备断电时请求手动校准，则校准根本不会开始。也就是说，在断电状态下，手动校准输入完全被忽略。

控制引脚和便利输出概述

请注意，此表仅为指南，有关这些引脚的完整含义和使用，请参阅本数据表的其余部分。