如何减轻逻辑设计师的负担

逻辑设计师的日子并不轻松。随着工艺越来越精微及芯片变得越来越大且复杂，有越来越多的决策要在RTL阶段做出。当没能正确做出这些决策时，将导致后端处理和寄存器传输级(RTL)间无休止的迭代循环，从而使流片日期变得无法预测。

例如，通过在布局阶段选用不同的缓存器可调整功率。目前，功耗的80%由架构和RTL实现决定，若功率预算超标，则在项目后期就没有足够灵活性来解决这些问题。采用多个电压或允许关断芯片的某些部分是个好主意，但在布局阶段采取这些措施将给逻辑设计师带来痛苦的连锁反应。

可测试性问题、由不可预见布局问题引发的时序失败以及在芯片级验证过程中发现的边界故障等情况，会导致同样局面。在各种情况，球都将重新踢回给设计师，这意味着为了解问题根源、找到解决方案并修改RTL要付出很大精力。当设计师要面对来自不同工具的互相矛盾的反馈时，情况会更糟。设计师有时会感到好象整个项目的全部重担都压在他的肩上也就不足为怪了。

解决之道在于：将设计的4个元度