vsp2212是一个完整的混合信号ic

vsp2212是一个完整的混合信号ic，它包含与在摄像机、数字静止摄像机、安全摄像机或类似应用中处理ccd成像器输出信号相关联的所有关键特性。本数据表的首页显示了一个简化的框图。VSP2212包括相关双采样器（CDS）、可编程增益放大器（PGA）、模数转换器（ADC）、输入钳位、光学黑（OB）电平钳位回路、串行接口、定时控制、参考电压发生器和通用8位数字Toanalog转换器（DAC）。我们建议在ccd输出和vsp2212 ccdin输入之间使用片外发射器跟随器缓冲器。可通过串行接口进行PGA增益控制、时钟极性设置和工作模式选择。当重置管脚从时钟异步变低时，所有参数都重置为默认值。
相关双采样器（CDS）
ccd成像仪的输出信号在一个像素周期内采样两次：一次在参考间隔，另一次在数据间隔。减去这两个样本可提取像素的视频信息，并去除与这两个间隔共同或相关的任何噪声。因此，cds对于降低ccd输出信号中的复位噪声和低频噪声非常重要。图1显示了CDS和输入卡箍的简化框图。
根据应用环境，建议CIN使用0.1μF电容器。此外，我们推荐一个片外发射极跟随器缓冲器，可以驱动超过10pf，因为在输入引脚可以看到10pf的采样电容和少量pf的杂散电容。ccdin引脚的模拟输入信号范围为1vp-p，cds的适当共模电压约为0.5v至1.5v。
参考电平在shp激活期间采样，电压电平保持在shp后缘的采样电容c1上。在shd激活期间对数据电平进行采样，电压电平保持在shd后缘的采样电容c2上。然后，开关电容放大器执行这两个电平的减法。
SHP/SHD的激活极性（激活高或激活低）可通过串行接口进行选择（有关详细信息，请参阅“串行接口”一节）。SHP/SHD的默认值为“激活低”。但是，打开电源后，该值立即为“未知”。因此，必须使用串行接口设置适当的值，或使用重置管脚重置为默认值。本数据表中的说明和时序图均基于有效低极性（默认值）。
输入钳位或伪像素钳位
缓冲ccd输出电容耦合到vsp2212。输入钳位的目的是恢复由于交流耦合而丢失的输入信号的直流分量，并为cds建立所需的直流偏置点。

CDS和输入钳位的简化框图。
cds通过片外耦合电容器（cin）驱动。强烈建议使用交流耦合，因为ccd输出信号的直流电平通常高达几伏，cds无法正常工作。
输入卡箍。在虚拟像素间隔期间，输入电平被钳制到内部参考电压cm（1.5v）。更具体地说，当CLPDM和SHP都处于活动状态时，虚拟夹紧功能变为活动状态。如果系统中没有虚拟像素和/或clpdm脉冲，只要在黑色像素期间发生钳位，就可以使用clpob脉冲代替clpdm。在这种情况下，cpldm管脚（与clpob同步激活）和shp在光学黑像素间隔期间都变为激活状态，然后虚拟钳位功能变为激活状态。
可通过串行接口选择CLPDM和SHP的激活极性（激活高或激活低）（有关详细信息，请参阅“串行接口”一节）。CLPDM和SHP的默认值为“激活低”。但是，打开电源后，该值立即为“未知”。因此，必须使用串行接口设置适当的值，或使用重置管脚重置为默认值。本数据表中的说明和时序图均基于有效低极性（默认值）。
高性能模数转换器（ADC）
模数转换器（adc）采用全差分和流水线结构。这种adc非常适合于低电压操作、低功耗要求和高速应用。它保证输出数据的12位分辨率，没有丢失的代码。vsp2212包括用于adc的基准电压发生器。refp（正参考，引脚38）、refn（负参考，引脚39）和cm（共模电压，引脚37）应通过0.1μf陶瓷电容器旁路接地，且不应在系统中的其他地方使用；它们影响这些参考电平的稳定性，并导致adc性能下降。注意，这些是模拟输出引脚。
可编程增益放大器（PGA）
图2显示了PGA增益的特性。pga提供了-6db到+42db的增益范围，以db为单位呈线性。增益由10位分辨率的数字代码控制，可通过串行接口进行设置（有关详细信息，请参阅“串行接口”一节）。增益控制代码的默认值为128（pga gain=0db）。但是，打开电源后，该值立即为“未知”。因此，必须使用串行接口设置适当的值，或使用重置管脚重置为默认值。
光学黑（ob）电平钳位环在有效像素间隔期间，ccd输出信号的基准电平被ob电平箝位环路箝位到ob电平。为了确定环路时间常数，需要一个片外电容器，并应连接到COB（引脚28）。时间常数t在下列方程式中给出：
T=C/（16384•亚胺）
其中c是连接到c ob的电容值，imin是ob电平钳位回路中控制dac的最小电流（0.15微安），0.15微安相当于dac输出电流的1lsb。当c为0.1μf时，时间常数t为40.7μs。
此外，回转率sr由以下方程给出：
SR= IMAX/C
其中c是连接到c ob的电容值，imax是ob电平钳位回路中控制dac的最大电流（153微安），153微安相当于dac输出电流的1023lsb。
一般来说，高速的ob电平箝位会导致“箝位噪声”（或“白色条纹噪声”），但是，噪声会随着c的增加而降低。另一方面，c的增加需要更长的时间才能从待机模式或在通电后立即恢复。因此，我们认为0.1μf至0.22μf是C的合理值。但是，这取决于应用环境；我们建议使用试错法进行仔细调整。

pga增益特性。
为了正确提取视频信息，ccd信号必须参考一个公认的光学黑（ob）水平。vsp2212具有一个自动校准环路，以使用从ccd成像仪输出的光学黑色像素来建立ob电平。ob像素的输入信号电平被识别为实际的“ob电平”，并且在clpob处于活动状态时，在这段时间内应该关闭环路。
“OB夹紧水平仪”（底座水平仪）可通过串行接口进行编程（有关更多详细信息，请参阅“串行接口”一节）。表一显示了输入代码和ob钳位电平之间的关系。

CLPOB的激活极性（激活高或激活低）可通过串行接口选择（有关详细信息，请参阅“串行接口”一节）。clpob的默认值是“active low”。但是，打开电源后，该值立即为“未知”。因此，必须使用串行接口设置适当的值，或通过重置管脚重置为默认值。本数据表中的说明和时序图均基于有效低极性（默认值）。
预消隐和数据延迟
一些ccd在消隐间隔期间具有大的瞬态输出信号。这样的信号可以超过vsp2212的1vp-p输入信号范围，并且将使vsp2212过饱和。从饱和状态恢复的时间可能很长。为了避免这种情况，vsp2212具有输入消隐（或预消隐）功能（pblk）。当pblk变低时，ccdin输入与内部cds级断开，防止大的瞬变通过。为了适应vsp2212的时钟延迟，vsp2212的数字输出将在adcck的第11上升沿从pblk设置为low之后归零。在该模式下，数字输出数据以11个时钟周期（数据延迟为11）的延迟在adcck的上升沿处输出。注意，在正常工作模式下，数字输出数据以9个时钟周期（数据延迟为9）的延迟出现在adcck的上升沿。
建议在pblk激活期间不要激活clpob，以保持稳定和准确的ob钳位。由于ccdin输入与内部电路断开，即使在clpob激活时自动校准回路闭合，ob钳位电平与ccd成像仪输出建立的“实际”ob电平不同。丢失的ob钳位会影响图像质量。
如果输入电压比供电轨高0.3V，或比地轨低0.3V，则会打开保护二极管，以防止输入电压进一步升高。这种高摆幅信号可能会对vsp2212造成设备损坏，应当避免。
待机模式
为了省电，当vsp2212不使用时，可以通过串行接口将vsp2212设置为待机模式（或断电模式）。有关详细信息，请参阅“串行接口”一节。在此模式下，所有功能块都被禁用，数字输出将归零。消耗电流将降至1毫安。由于所有旁路电容器都将在该模式下放电，因此从待机模式通电需要相当长的时间（通常为200到300毫秒）。
电压基准
VSP2212所需的所有参考电压和偏置电流均由其内部带隙电路产生。cds和adc主要使用三种参考电压：refp（正参考，引脚38）、refn（负参考，引脚39）和cm（共模电压，引脚37）。refp、refn和cm应使用适当的电容器（例如0.1μf陶瓷电容器）严重解耦，并且不应在系统的其他地方使用；它们影响参考电平的稳定性，并导致adc性能下降。注意，这些是模拟输出引脚。
BYPP2（引脚29）、BYP（引脚31）、BYPM（引脚32）也是模拟电路中使用的参考电压。BYP应使用0.1μF陶瓷电容器接地。BYPP2和BYPM的电容值影响阶跃响应。因此，我们认为1000pf是合理值。但是，这取决于应用程序环境；我们建议使用试错法进行仔细的调整。
所有的BYPP2，BYP和BYPM都应该使用适当的电容器进行重去耦，而不是在系统的其他地方使用。它们会影响这些参考电平的稳定性，并导致性能下降。注意，这些是模拟输出引脚。
串行接口
串行接口有一个2字节移位寄存器和各种并行寄存器，用于控制vsp2212的所有数字可编程特性。写入这些寄存器由四个信号（sload、sclk、sdata、reset）控制。要启用移位寄存器，必须将sload拉低。sdata是串行数据输入，sclk是移位时钟。sdata的数据被带到sclk上升沿的移位寄存器中。数据长度应为2字节。在2字节移位操作之后，移位寄存器中的数据被传送到sload上升沿的并行锁存器。除了并行锁存器外，还有几个专用于设备特定功能的寄存器，它们与ADCCK同步。并行锁存器中的数据需要5或6个时钟周期才能写入这些寄存器。因此，要完成数据更新，需要经过sload上升沿并行锁存后的5或6个时钟周期。
串行接口数据格式见表二。test是测试模式的标志（仅限burr brown专用），a0到a2是各种寄存器的地址，d0到d11是数据或操作数字段。

电源、接地和设备去耦建议
VSP2212集成了一个非常高精度和高速的模数转换器和模拟电路，容易受到来自轨道或其他地方的任何外来噪声的影响。因此，应将其视为模拟元件，除DRVDD外的所有电源引脚应由系统的唯一模拟电源供电。这将确保最一致的结果，因为数字电源线通常携带高水平的宽带噪声，否则会耦合到设备中并降低可实现的性能。正确接地、短引线长度和接地平面的使用对于高频设计也非常重要。建议使用多层PC板以获得最佳性能，因为它们具有显著的优点，如最小化接地阻抗、按接地层分离信号层等。强烈建议将VSP2212的模拟和数字接地引脚连接在集成电路上，并仅连接到系统的模拟接地。数字输出（b[11:0]）的驱动器级通过专用电源引脚（drvdd）供电，并且应与其他电源引脚完全分离，或至少使用铁氧体磁珠。还建议尽可能降低输出数据线上的电容负载（通常小于15pF）。较大的电容性负载需要较高的充电电流浪涌，这些浪涌可以反馈到vsp2212的模拟部分并影响性能。如果可能，应使用外部缓冲器或锁存器，提供将vsp2212与数据线上的任何数字噪声活动隔离的附加益处。此外，与每条数据线串联的电阻器有助于最小化浪涌电流。当输出电平从低到高或从高到低变化时，100Ω到200Ω范围内的值将限制输出级为寄生电容充电所提供的瞬时电流。由于工作速度快，转换器还产生高频电流瞬变和噪声，反馈到电源线和参考线。
要求电源和参考引脚被充分旁路。在大多数情况下，0.1μf陶瓷芯片电容器足以使参考管脚分离。应使用钽（1μf至22μf）和陶瓷（0.1μf）电容器的并联组合将电源引脚与接地平面分离。解耦的有效性在很大程度上取决于与单个管脚的接近程度。drvdd应与drvgnd的接近度分离。必须特别注意cob、bypp2和bypm的旁路，因为这些电容值决定了器件的重要模拟性能。