AD5426/AD5432/AD5443是带串行接口的8-/10-/12位高带宽倍增dac

特征

3.0 V至5.5 V电源操作；50MHz串行接口；10兆赫倍频带宽；±10 V参考输入；低故障能量<2 nV-s；扩展温度范围–40℃至+125 ℃；10铅MSOP包；引脚兼容的8、10和12位电流；输出DAC；保证单调；四象限乘法；上电复位，带浏览器检测；菊花链模式；回读功能；0.4 典型功耗。

应用

便携式电池供电应用；波形发生器；模拟处理；仪表应用；可编程放大器和衰减器；数字控制校准；可编程滤波器和振荡器；合成视频；超声波；增益、偏移和电压微调。

一般说明

AD5426/AD5432/AD5443是CMOS 8位、10位和12位电流输出分别为数模转换器。

这些设备在3.0V到5.5V的电源下工作，使它们适合电池供电的应用和许多其他应用。

这些DAC利用双缓冲3线串行接口与SPI®和QSPI兼容™，微丝™，以及大多数数字信号处理器接口标准。此外，串行数据输出引脚（SDO）当使用多个包时允许菊花链。数据readback允许用户读取DAC寄存器的内容通过SDO引脚。通电时，内部移位寄存器和锁存器充满0，DAC输出为零刻度。

由于采用CMOS亚微米工艺制造，它们提供优秀的四象限乘法特性10兆赫的大信号倍频带宽。

应用的外部参考输入电压（VREF）确定满标度输出电流。集成反馈电阻（RFB）提供温度跟踪和满标度电压输出与外部电流电压精密放大器相结合。

AD5426/AD5432/AD5443 DAC有小型10铅MSOP包。

典型性能特征——AD5426/AD5432/AD5443

术语

相对准确度

相对精度或端点非线性是对通过DAC传递函数端点的直线最大偏差的测量。在调整为0和满标度后测量，通常用LSB或满标度读数的百分比表示。

微分非线性

差分非线性是任意两个相邻码的测量变化和理想1lsb变化之间的差值。工作温度范围内-1 LSB max的指定微分非线性确保单调性。

增益误差

增益误差或满标度误差是测量理想DAC和实际设备输出之间的输出误差。对于这些dac，理想的最大输出是VREF–1lsb。DAC的增益误差可通过外部电阻调整为0。

输出漏电流

输出泄漏电流是在DAC梯形图开关关闭时流入其中的电流。对于IOUT1终端，可以通过将所有0加载到DAC并测量IOUT1电流来测量。当DAC加载所有1时，最小电流将在IOUT2线路中流动。

输出电容

从IOUT1或IOUT2到AGND的电容。

输出电流稳定时间

这是输出为满标度输入更改而稳定到指定级别所需的时间。对于这些设备，规定接地电阻为100Ω。

设定时间规范包括从同步上升沿到满标度输出电荷的数字延迟。

数模故障脉冲

当输入改变状态时，从数字输入注入到模拟输出的电荷量。这通常指定为故障区域，单位为pA secs或nV secs，具体取决于故障是作为电流或电压信号测量的。

数字馈通

当未选择设备时，设备数字输入上的高频逻辑活动可通过设备电容耦合，以在输出管脚上显示为噪声，并随后进入以下电路。这种噪声是数字馈通。

乘以馈通误差

这是当所有0都加载到DAC时，从DAC参考输入到DAC IOUT1终端的电容性馈通引起的错误。

总谐波失真（THD）

DAC由ac基准驱动。DAC输出谐波的均方根和与基波值的比值是THD。通常只包括低阶谐波，如二阶到五阶。

数字互调失真

二阶互调失真（IMD）测量是指DAC和2fa-fb和2fb-fa处的二阶产物以数字方式产生的fa和fb音调的相对大小。

无杂散动态范围（SFDR）

它是在杂散噪声干扰或扭曲基本信号之前DAC的可用动态范围。SFDR是测量从dc到Nyquist全带宽（DAC采样率的一半，即fS/2）的基波和最大谐波或非谐波相关杂散之间的幅度差。窄带SFDR是在任意窗口大小上测量SFDR的一种方法，在这种情况下是基波的50%。数字SFDR是数字产生正弦波时DAC可用动态范围的测量。

DAC段

AD5426、AD5432和AD5443是8位、10位和12位电流输出DAC，由标准反向R-2R梯形结构组成。8位AD54246的简化图如图4所示。反馈电阻器RFB的值为R。R的值通常为10 kΩ（最小值8 kΩ，最大值12千欧）。如果IOUT1和IOUT2保持在相同的电位，则无论数字输入代码如何，每个梯段中都会流动恒定电流。因此，VREF处的输入电阻始终是恒定的，名义上为R值。DAC输出（IOUT）与代码相关，产生各种电阻和电容。外部放大器的选择应考虑到在放大器反向输入节点上由DAC产生的阻抗变化。

提供对DAC的VREF、RFB、IOUT1和IOUT2终端的访问，使得该设备具有非常多的用途，并且允许在几种不同的操作模式下对其进行配置，例如，提供单极输出、双极模式或单电源操作模式下的4象限乘法。注意，匹配开关与内部RFB反馈电阻器串联使用。如果用户试图测量RFB，则必须向VDD供电以实现连续性。

串行接口

AD5426/AD5432/AD5443具有易于使用的3线接口，与SPI/QSPI/MICROWIRE和DSP接口标准兼容。数据以16位字写入设备。此16位字由4个控制位和8、10或12个数据位，如图5所示。AD5443使用所有12位DAC数据。AD5432使用10位并忽略2个LSB，而AD5426使用8位并忽略最后4位。

低功耗串行接口

为了最大限度地降低设备的功耗，接口只有在设备被写入时，即在SYNC的下降沿上，才会完全通电。SCLK和DIN输入缓冲区在SYNC的上升沿断电。

DAC控制位C3至C0

控制位C3到C0允许控制DAC的各种功能，如表1所示。DAC通电时的默认设置如下：

数据在下降的时钟边缘进入移位寄存器；菊花链模式被启用。设备在DAC寄存器和IOUT线的零刻度负载下通电。

DAC控制位允许用户在通电时调整某些功能，例如，如果不使用，菊花链可能被禁用，活动时钟边缘可能被更改为上升边缘，DAC输出可能被清除为零或中刻度。用户还可以出于验证目的启动DAC寄存器内容的回读。

同步功能

同步是一种边缘触发输入，用作帧同步信号和芯片启用。数据可以传输到仅当同步低时才使用设备。要开始串行数据传输，应将同步设置为低，观察同步下降到SCLK下降沿的最小设置时间t4。

菊花链模式

菊花链是默认的开机模式。要禁用daisychain函数，请写入1001以控制字。在菊花链模式下，SCLK上的内部选通被禁用。同步低时，SCLK连续应用于输入移位寄存器。如果应用的时钟脉冲超过16个，则数据会从移位寄存器中波动出来，并出现在SDO线上。此数据在SCLK的上升沿上计时（这是默认值，使用控制字更改活动边），并对下降沿上的下一个设备有效（默认值）。通过将这条线连接到链中下一个设备上的DIN输入，构建了一个多设备接口。系统中每个设备需要16个时钟脉冲。因此，时钟周期的总数必须等于16N，其中N是链中设备的总数。参见图3中的时序图。

当到所有设备的串行传输完成时，应将同步设置为高。这可以防止任何进一步的数据被记录到输入移位寄存器中。可以使用包含确切时钟周期数的突发时钟，并且在一段时间后进行高同步。在同步上升沿之后，数据自动从每个设备的输入移位寄存器传输到寻址DAC。

当控制位=0000时，设备处于非操作模式。在菊花链应用程序中，如果用户不想更改链中特定DAC的设置，则这可能非常有用。只需将0000写入该DAC的控制位，以下数据位将被忽略。

单独模式

通电后，写入1001控制字以禁用菊花链模式。SYNC的第一个下降沿重置一个计数器，该计数器对串行时钟的数量进行计数，以确保正确的位数在串行移位寄存器中移入和移出。写入期间同步的上升沿导致写入周期中止。

在第16个SCLK脉冲的下降沿之后，数据将自动从输入移位寄存器传输到DAC。要进行另一个串行传输，计数器必须通过同步下降沿重置。

电路工作单极模式

使用单个运放，这些设备可以很容易地配置为提供2象限乘法操作或单极输出电压摆动，如图6所示。

当输出放大器以单极模式连接时输出电压由：

其中D是加载到DAC的数字字的分数表示，n是位数。

D=0至255（8位AD5426）

=0到1023（10位AD5432）

=0到4095（12位AD5443）

注意，输出电压极性与VREF相反，这些DAC设计用于在负或正参考电压下工作。VDD电源管脚仅由内部数字逻辑用于驱动DAC开关的“开”和“关”状态。

这些数模转换器也被设计用来适应-10V到+10V范围内的交流参考输入信号。

在固定的10V参考电压下，图6所示的电路将提供单极0V到-10V的输出电压摆动。当车辆识别号为交流信号时，电路执行2象限乘法。

表二显示了单极操作（AD5426，8位设备）的数字代码和预期输出电压之间的关系。

双极操作

在某些应用中，可能需要产生全四象限乘法运算或双极输出摆幅。这可以通过使用另一个外部放大器和一些外部电阻来实现，如图7所示。在该电路中，第二放大器A2提供2的增益。使用与参考电压的偏移偏置外部放大器，可实现全四象限乘法运算。该电路的传递函数表明，当输入数据（D）从代码0（VOUT=-VREF）递增到中刻度（VOUT=0v）再到满刻度（VOUT=+VREF）时，会产生正负输出电压。

其中D是加载到DAC的数字字的分数表示，n是DAC的分辨率。

D=0至255（8位AD5426）

=0到1023（10位AD5432）

=0到4095（12位AD5443）

当车辆识别号为交流信号时，电路执行四象限乘法。

表三显示了数字代码与双极操作（AD5426，8位设备）的预期输出电压之间的关系。

稳定性

在I-to-V配置中，DAC的输出和运放的逆变节点必须尽可能地连接在一起，并且必须采用适当的PCB布局技术。由于每一个代码变化都对应于一个阶跃函数，因此如果运算放大器具有有限的GBP并且在逆变节点处存在过大的寄生电容，则可能会出现增益峰值。这种寄生电容在开环响应中引入一个极点，在闭环应用中可能导致振铃或不稳定。

可选补偿电容器C1可与图6和图7所示的稳定性RFB。C1值太小会在输出时产生振铃，而值太大则会对沉淀时间产生不利影响。C1应根据经验确定，但1-2 pF通常足以补偿。

单电源应用电流模式操作

这些DAC经过指定和测试，以确保在单电源应用中运行。图8显示了一个典型的3.0V至5V电源操作电路。在图8的电流模式电路中，IOUT2和IOUT1被施加到VBIAS的量偏置为正。

在这种配置中，输出电压由：

因为D在0到255（AD5426）、1023（AD5432）或4095之间变化（AD5443），输出电压从：

VBIAS应是一种低阻抗电源，能够在IOUT2端子上无任何问题地吸收和源化所有可能的电流变化。

需要注意的是，由于DAC梯形图中的开关不再具有相同的源漏驱动电压，所以车辆识别号（VIN）仅限于低电压。因此，它们的导通电阻不同，这降低了DAC的线性度。见TPCs 10至15。

电压切换操作模式

图9显示了在电压切换模式下工作的这些DAC。参考电压VIN施加到IOUT1引脚，IOUT2连接到AGND，输出电压在VREF终端可用。在这种配置中，正参考电压产生正输出电压，使得单电源操作成为可能。来自DAC的输出是恒定阻抗（DAC梯形电阻）的电压，因此需要一个运算放大器来缓冲输出电压。参考输入不再是一个恒定的输入阻抗，而是一个随代码变化的输入阻抗。所以，电压输入应该由低阻抗源驱动。

此外，车辆识别号（VIN）的负值不得超过0.3v，否则内部二极管将打开，超过设备的最大额定值。在这种类型的应用中，DAC的全部乘法能力都将丢失。

正输出电压

注意，输出电压极性与直流参考电压的VREF极性相反。为了获得正电压输出，由于电阻容限误差，与通过反向放大器的输出反转相比，对DAC的输入施加负参考是首选的。为了产生负参考，参考可以通过运放进行电平移位，使得参考的VOUT和GND引脚分别成为虚拟接地和-2.5v，如图10所示。

增加增益

在要求输出电压大于VIN的应用中，可以使用附加的外部放大器来增加增益，或者也可以在单级中实现增益。考虑DAC薄膜电阻温度系数的影响是非常重要的。简单地将电阻器与RFB电阻器串联将导致温度系数不匹配，从而导致更大的增益温度系数误差。相反，图11的电路是增加电路增益的推荐方法。R1、R2和R3都应该具有相似的温度系数，但它们不需要与DAC的温度系数匹配。在需要大于1的增益的电路中，建议采用这种方法。

用作分频器或可编程增益元件

电流控制dac非常灵活，适合许多不同的应用。如果这种类型的DAC作为运放的反馈元件连接，RFB用作输入电阻，如图12所示，则输出电压与数字输入分数D成反比。

对于D=1–2n，输出电压为：

当D减小时，输出电压增大。对于小数值的数字分数D，重要的是要确保放大器不饱和，并满足所需的精度。例如，在图12的电路中，用二进制代码0x10（00010000）驱动的8位DAC（即16位十进制数）应使输出电压为16 VIN。然而，如果DAC具有±0.5lsb的线性规范，那么D实际上可以在15.5/256到16.5/256范围内的任何地方具有权重，以便可能的输出电压将在15.5vin到16.5vin范围内误差为+3%，即使DAC本身具有0.2%的最大误差。

DAC泄漏电流也是分压器电路中潜在的误差源。泄漏电流必须由通过DAC的运算放大器提供的反向电流进行平衡。由于进入VREF端子的电流只有一小部分D被路由到IOUT1端子，因此输出电压必须按如下方式改变：

其中R是VREF端子上的DAC电阻。对于10na，R=10kΩ的DAC泄漏电流和16的增益（即1/D），误差电压为1.6mv。

参考选择

当选择与AD5426系列电流输出DAC一起使用的参考时，请注意参考输出电压温度系数规范。此参数不仅影响满标度误差，而且还影响线性（INL和DNL）性能。参考温度系数应符合系统精度规范。例如，在0°C到50°C的温度范围内，8位系统需要将其总体规格保持在1LSB以内，这就要求系统的最大温度漂移应小于78ppm/℃。在2LSB的温度范围内，与总体规格相同的12位系统要求的最大漂移为10ppm/℃精度基准，输出温度系数低，误差源小。表四提出了一些可从模拟设备获得的参考，这些设备适合与这一范围的电流输出dac一起使用。

放大器选择

电流转向模式的主要要求是具有低输入偏置电流和低输入偏置电压的放大器。运算放大器的输入偏置电压乘以电路的可变增益（由于DAC的码相关输出电阻）。由于放大器的输入偏移电压，两个相邻数字部分之间的噪声增益的变化会导致输出电压的阶跃变化。这种输出电压变化叠加在两个代码之间的期望输出变化上，并产生差分线性误差，如果误差足够大，可能导致DAC非单调。一般情况下，输入偏移电压应该是LSB的分数（~<1/4），以确保单步通过代码时的行为。

运放的输入偏置电流也会因反馈电阻器RFB中的偏置电流而在电压输出处产生偏置。大多数运算放大器的输入偏置电流足够低，以防止在12位应用中出现任何重大错误。

运算放大器的共模抑制在电压开关电路中非常重要，因为它在电路的电压输出端产生一个与码相关的误差。大多数运算放大器有足够的共模抑制，可用于8位、10位和12位分辨率。

如果DAC开关是由真正的宽带低阻抗源（VIN和AGND）驱动的，它们很快就会稳定下来。因此，电压开关DAC电路的转换速率和稳定时间在很大程度上取决于输出运放。为了在这种配置中获得最小的稳定时间，在DAC的VREF节点（本应用中的电压输出节点）处最小化电容是很重要的。这是通过使用低输入电容缓冲放大器和仔细的电路板设计完成的。

大多数单电源电路包括作为模拟信号范围一部分的接地，这反过来需要一个能够处理轨对轨信号的放大器，模拟设备中有大量单电源放大器可用。

微处理器接口

微处理器通过串行总线与这一系列DAC接口，串行总线使用与微控制器和DSP处理器兼容的标准协议。通信信道是由时钟信号、数据信号和同步信号组成的3线接口。AD5426/AD5432/AD5443需要一个16位字，默认值是SCLK下降沿上有效的数据，但这可以通过数据字中的控制位进行更改。

ADSP-21xx至AD5426/AD5432/AD5443接口

ADSP-21xx系列的DSP很容易与这一系列的DAC接口，而无需额外的粘合逻辑。图13显示了DAC和ADSP-2191M之间的SPI接口示例。数字信号处理器的SCK驱动串行数据线。同步是从一个端口行驱动的，在本例中是SPIxSEL。

DAC和DSPSORT之间的串行接口如图14所示。在这个接口示例中，SPORT0用于将数据传输到DAC移位寄存器。在启用运动后，通过将一个字写入Tx寄存器来启动传输。在写入序列中，数据在DSPs串行时钟的每个上升沿上打卡，并在其SCLK下降沿上打卡进入DAC输入移位寄存器。DAC输出的更新发生在同步信号的上升沿上。

当以下规范兼容时，可以在给定时钟速度下在两个设备之间进行通信：帧同步延迟和帧同步设置和保持、数据延迟和数据设置和保持以及SCLK宽度。DAC接口期望t4（同步下降沿到SCLK下降沿设置时间）最小为13 ns。有关运动寄存器的时钟和帧同步频率的信息，请参阅ADSP-21xx用户手册。

运动控制寄存器的设置如下：

TFSW=1，交替帧

INVTFS=1，有效低帧信号

DTYPE=00，右对齐数据

ISCLK=1，内部串行时钟

TFSR=1，每字帧

ITFS=1，内部帧信号SLEN=1111，16位数据字

80C51/80L51至AD5426/AD5432/AD5443接口

DAC和8051之间的串行接口如图15所示。8051的TxD驱动DAC串行接口的SCLK，而RxD驱动串行数据线DIN。P3.3是串行端口上的位可编程引脚，用于驱动同步。当数据被传送到开关时，P3.3被取低。80C51/80L51仅以8位字节发送数据；因此，在发送周期中仅出现8个下降的时钟边缘。为了正确地将数据加载到DAC，P3.3在前8位被发送后保持低电平，并且启动第二个写入周期来发送数据的第二字节。RxD上的数据在TxD的上升沿由微控制器计时，在下降沿上有效。因此，在DAC和微控制器接口之间不需要粘合逻辑。P3.3在本循环完成后升高。8051提供其SBUF寄存器的LSB作为数据流中的第一位。DAC输入寄存器要求其数据以接收的第一位为MSB。传输程序应该考虑到这一点。

68HC11-ic/" title="MC68HC11">MC68HC11接口至AD5426/AD5432/AD5443接口

图16显示了DAC和68HC11-ic/" title="MC68HC11">MC68HC11微控制器之间的串行接口示例。68HC11-ic/" title="MC68HC11">MC68HC11上的串行外围接口（SPI）配置为主模式（MSTR=1）、时钟极性位（CPOL）=0和时钟相位位（CPHA）=1。SPI通过写入SPI控制寄存器（SPCR）进行配置-请参阅68HC11用户手册。68HC11的SCK驱动DAC接口的SCLK，MOSI输出驱动AD5516的串行数据线（DIN）。同步信号来自端口线（PC7）。当数据被发送到AD5516时，同步线被取低（PC7）。显示在MOSI输出上的数据在SCK下降沿上是有效的。68HC11的串行数据以8位字节传输，在传输周期中仅出现8个下降的时钟边缘。首先传输数据MSB。为了将数据加载到DAC，在第一个8位被传输之后，PC7保持低位，并且对DAC执行第二个串行写入操作。在本程序结束时，PC7被设为高值。

如果用户想要验证先前写入输入移位寄存器的数据，SDO线可以连接到68HC11-ic/" title="MC68HC11">MC68HC11的MISO，并且在同步低的情况下，移位寄存器将在SCLK的上升沿上对数据进行时钟输出。

微线至AD5426/AD5432/AD5443接口

图17显示了DAC和任何微线兼容设备之间的接口。串行数据在串行时钟SK的下降沿上移位，并被时钟送入SK上升沿上的DAC输入移位寄存器，该寄存器对应于DACs SCLK的下降沿。

PIC16C6x/7x至AD5426/AD5432/AD5443

PIC16C6x/7x同步串行端口（SSP）被配置为具有时钟极性位（CKP）=0的SPI主机。这是通过写入同步串行端口控制寄存器（SSPCON）来完成的。请参阅PIC16/17微控制器用户手册。在本例中，I/O端口RA1用于提供同步信号和启用DAC的串行端口。该微控制器在每个串行传输操作期间仅传输8位数据；因此，需要两个连续的写入操作。图18显示了连接图。

PCB布局与电源去耦

在任何精度很重要的电路中，仔细考虑电源和接地回路布局有助于确保额定性能。安装AD5426/AD5432/AD5443的印刷电路板的设计应使模拟和数字部分分开，并限制在电路板的某些区域。如果DAC位于多个设备需要AGND到DGND连接的系统中，则应仅在一个点进行连接。星形接地点应尽可能靠近设备。

这些DAC应具有足够的电源旁路，10 F与电源上的0.1 F并联，电源应尽可能靠近封装，理想情况下应正好对着设备。0.1f电容器应具有低有效串联电阻（ESR）和有效串联电感（ESI），例如提供高频低阻抗接地路径的普通陶瓷类型，以处理内部逻辑开关引起的瞬态电流。低ESR 1 F至10f钽或电解电容器也应应用在电源，以尽量减少瞬态干扰和过滤低频纹波。

时钟等快速开关信号应使用数字接地屏蔽，以避免将噪声辐射到电路板的其他部分，且不得在参考输入附近运行。

避免数字和模拟信号交叉。板的相对侧上的痕迹应彼此成直角。这减少了通过电路板的馈通效应。微带技术是目前为止最好的，但并不总是可能与双面板。在这种技术中，电路板的组件侧专用于接地平面，而信号线则放置在焊料侧。

采用紧凑、最小引线长度的印刷电路板布局设计是一个很好的实践。通向输入端的导线应尽可能短，以尽量减少红外压降和杂散电感。

VREF和RFB之间的PCB金属轨迹也应匹配，以最小化增益误差。为了最大限度地提高高频性能，I-To-V放大器应尽可能靠近设备。

AD5426/AD5432/AD5443系列DAC评估板

电路板由12位AD5443和电流电压放大器AD8065组成。评估板上包括一个10 V参考ADR01。外部引用也可以通过SMB输入应用。

评估工具包包括一张CD-ROM，带有自安装的PC软件，用于控制DAC。该软件只允许用户向设备写入代码。

操作评估板电源

电路板需要±12 V和+5 V电源。+12v的VDD和VSS用于为输出放大器供电，而+5v用于为DAC（VDD1）和收发器（VCC）供电。

两个电源都用10f钽和0.1f陶瓷电容器与各自的接地平面分离。

提供Link1（LK1）以允许在车载参考（ADR01）或通过J2应用的外部参考之间进行选择。对于AD5426/AD5432/AD5443，在SDO位置使用Link2。

外形尺寸：尺寸单位为毫米