CDCLVP1204四LVPECL输出，高性能时钟缓冲器

特点

•2:4差动缓冲器

•通过控制终端的可选时钟输入

•通用输入接受LVPECL、LVDS和LVCMOS/LVTTL

•四个LVPECL输出

•最大时钟频率：2 GHz

•最大铁芯电流消耗：45毫安

•非常低的附加抖动：<100 fs，10 kHz至20 MHz偏移范围内的RMS：

–57 fs，122.88 MHz下的RMS（典型值）

–在156.25兆赫时为48 fs，RMS（典型值）

–312.5兆赫时为30 fs，RMS（典型值）

•2.375-V至3.6-V设备电源

•最大传播延迟：450 ps

•最大输出偏差：15 ps

•LVPECL参考电压，VAC_REF，可用于电容耦合输入

•工业温度范围：–40°C至+85°C

•支持105°C PCB温度（在热垫处测量）

•ESD保护超过2千伏（HBM）

应用

•无线通信

•电信/网络

•医学成像

•测试和测量设备

说明

CDCLVP1204是一个多用途、低附加抖动缓冲器，它可以从两个可选的LVPECL、LVDS或LVCMOS输入中的一个产生四个LVPECL时钟输出副本，用于各种通信应用。它的最大时钟频率高达2千兆赫。CDCLVP1204具有一个片上多路复用器（MUX），用于选择两个输入中的一个，这两个输入可以很容易地单独通过控制终端配置。整体加性抖动性能小于0.1ps，均方根从10khz到20mhz，整体输出偏差低至15ps，使该设备成为高要求应用的完美选择。

CDCLVP1204时钟缓冲器将两个可选择的时钟输入（IN0，IN1）中的一个分配给四对差分LVPECL时钟输出（OUT0，OUT3），时钟分配的偏差最小。CDCLVP1204可以将两个时钟源接收到输入多路复用器中。输入可以是LVPECL、LVDS或LVCMOS/LVTTL。

CDCLVP1204专为驱动50Ω传输线而设计。以单端模式驱动输入时，必须将LVPECL偏置电压（VAC_-REF）施加到未使用的负极输入端子上。但是，对于高达2GHz的高速性能，强烈建议使用差分模式。

CDCLVP1204的特点是在-40°C到+85°C之间工作。

时序图

（1）、输出偏差的计算方法如下：最快和最慢tPHLn之间的差值（n=0，1，2….11），或最快和最慢tPHLn之间的差值（n=0，1，2….11）。

（2）、部分对部分倾斜的计算结果如下：在多个设备上最快和最慢的tPHLn（n=0，1，2….11）之间的差异，或在多个设备上最快和最慢的tPHLn（n=0，1，2….11）之间的差异。

典型特征TA=–40°C至+85°C（除非另有说明）。

参数测量信息

测试配置

图5到图11说明了如何为CDCLVP1204的每个块的各种测试配置设置设备。

测试配置

详细说明

概述

CDCLVP1204是LVPECL输出的开路发射器。因此，需要适当的偏压和终端，以确保设备的正确操作，并将信号完整性降至最低。LVPECL输出的正确端接为50Ω至（VCC–2）V，但该直流电压在PCB上不易获得。为此，本文设计了一种直接耦合和耦合两种结构的LVPECL终端戴维南等效电路。这些配置分别如图12（a和b）所示（VCC=2.5V）和图13（a和b）所示（VCC=3.3V）。建议将所有电阻元件靠近驱动器端或接收器端。如果驱动器和接收器的电源电压不同，则需要交流耦合。

功能框图

特征描述

CDCLVP1204是一种低附加抖动，通用于具有2个可选输入的LVPECL扇出缓冲区。小封装、低输出偏斜和低附加抖动使得器件在要求苛刻的应用中非常灵活。

设备功能模式

CDCLVP1204的两个输入在内部混合在一起，可以通过控制引脚进行选择。未使用的输入和输出可以保持浮动，以降低整体组件成本。交流和直流耦合方案都可以与CDCLVP1204一起使用，以提供更大的系统灵活性。

LVPECL输出端接

输入端接

CDCLVP1204输入可以与LVPECL、LVDS或LVCMOS驱动器接口。图14说明了如何将LVCMOS输入直流耦合到CDCLVP1204。串联电阻（RS）必须靠近LVCMOS驱动器；其值是根据传输线阻抗和驱动器输出阻抗之间的差值计算的。

图15显示了如何将LVDS输入与CDCLVP1204进行直流耦合。图16和图17分别描述了VCC=2.5V和VCC=3.3V时，将LVPECL输入耦合到CDCLVP1204的方法。

图18和图19分别显示了VCC=2.5V和VCC=3.3V时，CDCLVP1204的交流耦合差分输入技术。建议将所有电阻元件靠近驱动器端或接收器端。如果驱动器和接收器的电源电压不同，则需要交流耦合。

应用和实现

注意：以下应用程序部分中的信息不属于TI组件规范的一部分，TI不保证其准确性或完整性。TI的客户负责确定部件是否适合其用途。客户应验证和测试其设计实现，以确认系统功能。

申请信息

CDCLVP1204是一个低附加抖动的LVPECL扇出缓冲器，它可以生成两个可选的LVPECL、LVDS或LVCMOS输入的四个副本。CDCLVP1204可以接受高达2ghz的基准时钟频率，同时提供低输出偏差。

典型应用

线路卡应用扇形输出缓冲器

典型应用（续）

设计要求

图20所示的CDCLVP1204被配置为能够选择两个输入，一个来自背板的156.25兆赫LVPECL时钟，或一个次级156.25兆赫LVCMOS 2.5伏振荡器。如图所示，任意一个信号都可以分散到所需的设备上。

配置示例在具有以下属性的线卡应用程序中驱动4个LVPECL接收器：

•PHY设备具有内部交流耦合和适当的终端和偏置。CDCLVP1204需要在驱动器附近配备86Ω发射电阻，以确保正常工作。

•ASIC能够与2.5 V LVPECL驱动器（如CDCLVP1204）进行直流耦合。该ASIC具有内部终端，因此不需要额外的组件。

•FPGA需要外部交流耦合，但有内部终端。同样，在CDCLVP1204附近放置86Ω发射极电阻器，并放置0.1μF以提供交流耦合。类似地，CPU内部端接，需要外部交流耦合电容器。

详细设计程序

有关正确的输入端接，请参阅输入端接，这取决于单端或差分输入。

有关取决于接收器应用的输出终止方案，请参阅LVPECL输出终止。

未使用的输出可以保持浮动。

在本例中，PHY、ASIC和FPGA/CPU需要不同的方案。电源滤波和旁路是低噪声应用的关键。

有关推荐的过滤技术，请参阅电源建议。在SCAU032的CDCLVP1204评估模块上提供了参考布局。

应用曲线

CDCLVP12xx的低附加噪声可以在这个线路卡应用程序中显示。具有32 fs RMS抖动的低噪声156.25 MHz XO驱动CDCLVP12xx，当集成从10 kHz到20 MHz时产生57 fs RMS。由此产生的附加抖动对于此配置是低47 fs RMS。

电源建议

高性能的时钟缓冲器对电源上的噪声敏感，这会显著增加缓冲器的附加抖动。因此，必须降低来自系统电源的噪声，特别是当抖动/相位噪声对应用非常关键时。

滤波电容器用于消除电源的低频噪声，其中旁路电容器为高频噪声提供极低阻抗路径，并保护电源系统不受感应波动的影响。这些旁路电容器还提供装置要求的瞬时电流浪涌，必须具有低等效串联电阻（ESR）。为了正确使用旁路电容器，必须将它们放置在离电源端子非常近的地方，并用短回路布置，以使电感最小化。建议增加尽可能多的高频（例如，0.1-μF）旁路电容器，因为封装中有电源端子。建议（但不是必需）在板电源和芯片电源之间插入铁氧体磁珠，以隔离时钟驱动器产生的高频开关噪声；这些磁珠可防止开关噪声泄漏到板电源中。必须选择具有极低直流电阻的适当铁氧体磁珠，以便在电路板电源和芯片电源之间提供足够的隔离，并保持电源端子处的电压高于正常工作所需的最低电压。

图23说明了推荐的电源去耦方法。

布局

布局指南

CDCLVP1204的功耗可能很高，需要注意热管理。出于可靠性和性能原因，模具温度必须限制在最高125°C。也就是说，据估计，环境温度（TA）加上设备功耗乘以Rθ不得超过125°C。

设备封装有一个外露的衬垫，该衬垫提供到印刷电路板（PCB）的主要散热路径。为了最大限度地散热，一个热着陆模式，包括一个接地平面的多个通孔，必须纳入电路板内封装的足迹。裸露的衬垫必须焊接，以确保包装外有足够的热传导。图24显示了推荐的land和via模式。

布局示例

热因素

CDCLVP1204支持在热垫处测量的印刷电路板（PCB）上的高温。系统设计器需要确保不超过最大连接温度。Ψjb可以让系统设计人员使用细规热电偶测量板温，并使用方程1反算结温。注意，Ψjb接近Rθ，因为75%到95%的设备热量由PCB散发。更多信息请访问SPRA953和SLUA566。

例子：

使用四个热通孔的四层JEDEC测试板计算连接导线温度：

功率inclterm=Imax×V max=186ma×3.6v=669.6mw（包括终端电阻在内的最大功耗）

PowerexclTerm=518.6mw（不包括终端电阻的最大功耗，详见SLYT127）

Δt结=Ψjb×PowerexclTerm=19°C/W×518.6mW=9.85°C t结=Δt结+TChassis=9.85°C+105°C=114.85°C（不违反125°C的最高结温）

包装材料信息