40MX和42MX汽车FPGA系列
时钟网络
该40MX设备有一个全局时钟分配
网络（CLK） 。信号可以放在CLK网络
通过该CLKBUF缓冲区被路由。
在42MX设备中，有两个低偏移，高扇出
时钟分配网络，简称为CLKA和
CLKB 。每个网络都有一个时钟模块（ CLKMOD ）的
可以从任意的选择时钟信号的源
下面（图
•
•
•
从外部的CLKA垫，使用CLKBUF
卜FF器
从外部的CLKB垫，使用CLKBUF
卜FF器
来自内部的CLKINTA输入，使用CLKINT
卜FF器
CLKB
CLKA
从
PADS
•
来自内部的CLKINTB输入，使用CLKINT
卜FF器
时钟模块位于I的第一行中的输入/输出
模块。时钟驱动器和专用的水平时钟
轨道分别位于每个水平路由通道。
在这两个40MX时钟输入焊盘和42MX设备可以
也可以作为普通的I / O ，绕过时钟
网络。
该A42MX36设备有四个额外的寄存器控制
资源，被称为象限时钟网络（图
每个象限时钟提供一个地方，高扇出
资源内的连续逻辑模块的
象限中的设备的。象限时钟信号可以
从特定的I / O引脚或内部数组起源
并且可以作为一个辅助寄存器时钟，寄存器
清除或输出使能。
CLKINB
CLKINA
CLKMOD
S0
S1
国内
信号
CLKO(17)
时钟
DRIVERS
CLKO(16)
CLKO(15)
CLKO(2)
CLKO(1)
时钟曲目
图1-7 •
42MX设备的时钟网络
QCLKA
四
时钟
MODUL
QCLK1
QCLK3
四
时钟
MODUL
QCLKC
QCLKD
*QCLK3IN
S0 S1
S1 S0
QCLKB
*QCLK1IN
四
时钟
MODUL
*QCLK2IN
S0 S1
QCLK2
QCLK4
四
时钟
MODUL
*QCLK4IN
S1 S0
注意：
* QCLK1IN ， QCLK2IN ， QCLK3IN和QCLK4IN是内部生成的信号。
图1-8 •
A42MX36设备的象限时钟网络
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v3.1
ACTEL [ Actel Corporation ]
