SX系列FPGA
的DirectConnect是一个水平布线的资源，
从C细胞向周围提供连接R-
细胞在给定SuperCluster的。的DirectConnect使用
硬连线信号通路，无需编程
互连，以实现其快速的信号传播
小于0.1毫微秒的时间。
快速连接使任何水平之间的路由
给定SuperCluster的内两个逻辑模块和
与SuperCluster的垂直布线立即
在它下面。只有一个可编程连接是用在
快速连接通道，提供最大的引脚对引脚
0.4 ns传播。
除了DirectConnect和快速连接，所述
架构利用两个面向全球路由
被称为分段的路由和高驱动资源
路由选择。 Actel的分段式布线结构提供
各种轨道长度极快路由
超星系团之间。的轨道的确切组合
每个路径内的长度和反熔丝的选择是通过在
100 ％的自动布局布线软件
最小化信号的传播延迟。
Actel的高驱动路由结构提供了三种
时钟网络。第一个时钟，称为HCLK ，是硬
从HCLK缓冲到时钟选择多路转换器
器（MUX）中的每一个R -细胞。这提供了一种快速传播
路径的时钟信号，从而使3.7 ns的时钟到输出
（引脚到引脚）的SX设备的性能。该
硬连线的时钟调整提供时钟偏差低至
0.25纳秒。剩下的两个时钟（ CLKA ， CLKB ）是
可从外部引脚或标明来源全局时钟
从SX的装置内的内部逻辑信号。
性能
建筑特色描述的组合
上面让SX设备与内部时钟操作
频率超过300 MHz时，能够非常快
即使执行复杂的逻辑功能。因此， SX
家庭是在其整合的最佳平台
该功能以前包含在多个CPLD的。
此外，公司设计以前需要
一门阵列，以满足性能目标，现在可以
集成为SX的装置具有显着
改善成本并缩短上市时间。使用timing-
驱动布局布线工具，设计人员可以实现
高确定性器件的性能。随着SX
器件，设计人员无需使用复杂
如增强性能的设计技术
使用冗余的逻辑，以减少扇出对关键网络
或宏在HDL代码中实例化实现
高性能。
I / O模块
在SX设备上的每个I / O可配置为输入，
一个输出端，一个三态输出，或一个双向引脚。
即使没有列入专门的I / O寄存器，
这些I / O ，与寄存器阵列组合，可以
实现时钟到输出（板对板）时间以最快的速度3.7纳秒。
已经嵌入锁存器和触发器I / O单元
需要实例化的HDL代码;这是一个设计
并发症不SX FPGA中遇到的。快销，用于─
针计时确保设备将有小麻烦
与系统中的任何其他设备，其中在接口
又使系统组件的并联的设计和
降低了整体设计时间。
其它建筑特色
技术
Actel的SX系列在高电压来实现
双阱CMOS采用0.35 μ设计规则的过程。该
金属对金属的反熔丝是由一个组合的
无定形硅和介电材料与阻挡
金属并具有编程（ "on"状态）性
25
Ω
具有1.0 fF的低信号阻抗的电容。
表1-1 •
设备
A54SX08
A54SX16
A54SX32
A54SX16-P*
电源电压
V
CCA
3.3 V
V
CCI
3.3 V
V
CCR
5.0 V
电源要求
在SX系列支持3.3 V的操作和设计
耐受5.0 V输入。 （表
耗电量
非常低，由于非常短的距离信号
须行进以完成一个电路。动力
的，因为小的要求进一步减少
低电阻的数目反熔丝中的路径。该
反熔丝架构不需要有源电路
保持电量（如做SRAM或EPROM ） ，使其成为
目前市场上功耗最低的架构。
最大输入公差
5.0 V
最大输出驱动器
3.3 V
3.3 V
3.3 V
3.3 V
3.3 V
3.3 V
5.0 V
3.3 V
5.0 V
5.0 V
3.3 V
5.0 V
5.0 V
3.3 V
3.3 V
5.0 V
注意：
* A54SX16 -P有三个不同的项，因为它能够同时具备3.3 V和5.0 V的车程。
v3.2
1-5
ACTEL [ Actel Corporation ]
