数据表
1999年6月
ORCA
系列3C和3T的FPGA
从D写入主处理器的数据[7： 0]引脚
一旦USTART信号被断言。用户逻辑
通过置高电平有效用户结束一个事务
端（ UEND ）信号到
MPI 。
该
MPI
将插入等待状态中的主处理器
总线周期，持有主处理器，直到用户可
逻辑完成了它的任务，并返回一个UEND信号，
在其上
MPI
产生一个应答信号。
如果主处理器处于从FPGA读取，该
用户逻辑必须具有可在所读取的数据
D [ 7：0]中的FPGA的引脚时UEND信号是
断言。如果用户逻辑是快或如果
MPI
用户
地址已经被解码，以便使用作为控制信号，
该
MPI
事务时间可以通过路由被最小化
直接USTART信号的所述UEND输入
MPI 。
该数据表的计时部分包含了
有延迟，设置和保持时序参数表
要求进行操作的用户逻辑或者同步的
nously或异步的
MPI
主机接口
时钟。
用户的逻辑也可以断言一个低电平有效的中断
请求（
UIRQ
）到
MPI ，
这，反过来，就发出一个
中断给主处理器。一个跨断言
中断请求是异步的主机处理器
时钟和发生的任何读或写事务
MPI 。
用户逻辑负责提供任何
所需的主处理器的中断向量，并
用户逻辑必须撤消AC中断请求一旦
服务。如果中断请求是不是在拉高
用户逻辑，它将继续被断言到主机
通过MPI_IRQ针处理器。
微处理器接口（ MPI ）
（续）
MPI接口的FPGA
该
MPI
接口给用户可编程的FPGA
使用4位地址的逻辑，读/写控制信号，
中断请求信号，以及用户启动和用户端
握手信号。提供定时号码，
该用户的逻辑数据传输可以进行同步
chronously与主机处理器（ PowerPC的或
i960)
接口时钟或异步。表18示出了
间的内部接口信号
MPI
和
FPGA的用户可编程逻辑。所有的信号都
连接到所述
MPI
中的的左上角
设备除了用于D [7：0 ]和CLK信号来
直接从I / O引脚。
4位的寻址
MPI
该PLC的允许
多达16个地点，由主机亲来解决
处理器。的用户地址空间
MPI
不
解决任何硬件寄存器。而，用户可以自由地
构建从农民田间学校，锁存器或RAM寄存器，可以
由寻址来选择。交替地，解码的
地址信号可被用作控制信号
其他功能，如状态机或计时器。
之间的事务序列
MPI
和
用户逻辑如下。当主机处理器ini-
tiates如前述节所讨论的事务
中，请在
MPI
输出的4位的用户地址（UA [3： 0]）的
和读/写控制信号（
URDWR
，这是
读高，写低，无论主处理器），以及
那么断言用户启动信号， USTART 。在一
从主处理器写入时，用户逻辑可以接受
表18.内部MPI接口信号
信号
UA [3：0 ]
URDWRN
Ustart
UEND
UIRQ
MPI
I / O
功能
用户的逻辑地址。
地址多达16个独特的用户注册或使用的控制
信号。
用户逻辑读/写控制信号。
高表示从用户逻辑读通过
主机处理器，低表示由主处理器写入到用户的逻辑。
高电平有效用户启动信号。
指示的开始
MPI
之间的交易
主机处理器和用户逻辑。
高电平有效用户结束信号。
指示用户逻辑完成与
当前
MPI
交易。
低电平有效中断。
发送从用户逻辑到主处理器的请求。
用户数据。
八个数据位直接来自FPGA的引脚，而不是通过
MPI 。
MPI
时钟。
该
MPI
时钟由主机处理器和源直接来自
从FPGA引脚不通过
MPI 。
O
O
O
I
I
FPGA I / O
FPGA I
D[7:0]
MPI_CLK
朗讯科技公司
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AGERE [ AGERE SYSTEMS ]
