ORCA
系列3C和3T的FPGA
数据表
1999年6月
设置在所述FPGA的管脚由
i960
在该下一次上升
在时钟的边缘。在这同一时钟上升沿时，
i960
断言其地址/数据选通（
ADS
）低。数据
提供给
MPI
写在时钟的上升过程中
在下一个时钟周期的边缘。转移是
认识到
i960
由的低断言
准备/恢复（
RDYRCV
）信号。同样的过程
适用于从一个读
MPI
不同的是读
数据预计在FPGA的数据引脚由
i960
at
钟时的上升沿
RDYRCV
是低的。该
MPI
仅硬盘
RDYRCV
低为一个时钟周期。
中断可以被发送到
i960
异步
在读/写过程。中断请求源
通过用户逻辑在FPGA中。该
MPI
将认定
请求发送到
i960
作为直接中断信号和/或一个
在可轮询位
MPI
状态寄存器（在所讨论的
MPI
设置和控制部分） 。该
MPI
将继续
断言，直到用户逻辑的中断请求被拉高
serts它的中断请求信号。
表17 。
i960/MPI
CON组fi guration
微处理器接口（ MPI ）
（续）
i960
系统
图44示出了一个示意图，用于连接所述
ORCA
MPI
要支持
i960
处理器。在该图中，该
FPGA中被示为是唯一的外围，与FPGA
片选线，
CS0
和CS1 ，绑低和高，
分别。该
i960
地址和数据的多
路开关连接到同一条总线。这就排除内存
在FPGA中的映射
i960
的存储器空间
如果没有某种形式的地址multiperipheral系统
闩锁捕获和保持的地址信号，以
驱动
CS0
和/或CS1的信号。多个地址显
的NAL还可以解码和锁存驱动
CS0
和/或CS1的信号。如果
MPI
不用于
FPGA配置，解码/闭锁逻辑可以
实现内部或外部给FPGA 。如果逻辑
FPGA内部的情况下，该芯片选择必须
引出一个输出引脚，然后从外部连接
to
CS0
和/或CS1 。如果
MPI
被用于组态
比，使用任何解码/锁存逻辑为必须实现
mented外部给FPGA由于FPGA逻辑有
尚未配置。
i960
系统时钟
8
TO菊花
CHAINED
器件
i960
信号
AD [ 7：0]
ORCA
针
MPI
名字
I / O
D[7:0]
I / O
功能
复用的5位地址/
8位数据总线。该
地址显示在D [ 4 ： 0 ] 。
地址锁存使能使用
从捕捉到的地址
AD [ 4：0]上的下降沿
时钟。
地址/数据选通
表明交易的开始
化。
低电平有效
MPI
选择。
ACTIVE -HIGH
MPI
选择。
AD [ 7：0]
CLKIN
W / R
RDYRCV
XINTx
ALE
i960
ADS
BE0
BE1
D[7:0]
DOUT
CCLK
ALE
RDY / RCLK /
MPI_ALE
I
V
DD
MPI_CLK
MPI_RW
MPI_ACK
MPI_IRQ
ORCA
MPI_ALE系列3
MPI_STRB FPGA
MPI_BE0
MPI_BE1
DONE
INIT
CS1
HDC
CS0
最不发达国家
ADS
RD /
MPI_STRB
CS0
I
—
—
系统
时钟
5-5762(F)
I
I
I
CS1
A7/
MPI_CLK
A8/MPI_RW
A9/
MPI_ACK
i960
系统时钟。这
时钟由来源
系统，而不是
i960.
写（高） /阅读（低）
信号。
低电平有效就绪/恢复
信号指示应答响应
该交易的edgment
化。
低电平有效中断
请求信号。
字节使能0作为
地址位0
i960
8-bit
模式。
字节使能1作为
地址位1
i960
8-bit
模式。
W / R
RDYRCV
I
O
注：图中所示的FPGA作为系统唯一的外设固定片选
信号。对于multiperipheral系统，地址解码和/
或者闩锁可以被用于实现芯片选择开关。
图44 。
i960/MPI
任
XINT [7 ：0]的
A11/
MPI_IRQ
A0/
MPI_BE0
A1/
MPI_BE1
O
I
一个交易对基本流
i960/MPI
之间
面对下面给出。引脚说明如图
ORCA
定时
该数据表的特性部分。对于这两种读
事务和写事务时，地址锁存启用（ALE）
建立由
i960
在FPGA中的下降沿
时钟。地址，字节使能，芯片选择和
读/写（读低，写高）信号通常
66
BE0
BE1
I
朗讯科技公司
AGERE [ AGERE SYSTEMS ]
